Компания ASUS начала продажи внешнего ИИ-ускорителя UGen300 USB AI, предназначенного для использования с ноутбуками, смартфонами, одноплатными компьютерами и пр. Новинка выполнена в виде USB-брелока, который можно подключать к устройствам с архитектурой x86 и ARM под управлением Linux, Windows и Android.

В основу UGen300 USB AI положен чип Hailo-10H, обеспечивающий ИИ-производительность до 40 TOPS в режиме INT4 и до 20 TOPS на операциях INT8. Объём встроенной памяти LPDDR4-4266 равен 8 Гбайт. Заявленное энергопотребление — 2,5 Вт. Подключение осуществляется через порт USB 3.1 Type-C (10 Гбит/с). Габариты составляют 105 × 50 × 18 мм, масса — 150 г.

Ускоритель даёт возможность локально запускать небольшие LLM, VLM и другие модели генеративного ИИ, снижая зависимость от облачных сервисов. Отсутствие необходимости передачи данных на удалённые серверы повышает уровень кибербезопасности, говорит ASUS. Говорится о совместимости с популярными фреймворками, включая Keras, TensorFlow, TensorFlowLite, PyTorch и ONNX.

Источник изображений: ASUS

Приобрести ИИ-ускоритель UGen300 USB AI можно по ориентировочной цене в $300. Готовится также более доступный вариант изделия, оборудованный 2 Гбайт RAM, однако эта модификация пока недоступна для заказа. Среди потенциальных сфер применения названы обучение навыкам работы с ИИ, создание прототипов различных ИИ-устройств и разработка сервисов с нейросетевыми алгоритмами, такими как компьютерное зрение, обнаружение объектов, классификация изображений и пр.

Компания AMD официально представила архитектуру CDNA 5 для серверных нагрузок. Вместо простого обновления архитектуры предыдущего поколения CDNA 4, она включает в себя некоторые элементы из ориентированной на потребителя архитектуры RDNA и вносит изменения в вычислительные блоки, кеш, технологию производства и память. Результатом стало заметное повышение эффективности для ИИ-задач.

С момента своего появления в качестве эволюции архитектуры GCN, CDNA отличалась от RDNA (Radeon DNA) только в своей ориентации на оптимизацию производительности. GCN уже была разработана для высокопроизводительных вычислительных задач на серверах и в исследовательских средах, и именно такой она и должна была оставаться. В свою очередь, RDNA ориентирована на потребительские игры. CDNA 5 — первая итерация, которая разрушает границы дизайна между двумя линейками. Более того, AMD публично заявила о своём намерении в будущем объединить CDNA и RDNA в единую архитектуру (UDNA).

Источник изображений: AMD

Вычислительные блоки (CU) в CDNA 5 переименованы в Workgroup Processor (WGP). Один WGP обеспечивает вдвое большую пропускную способность, чем CU предыдущего поколения, и более высокую производительность на такт. Его конструкция очень похожа на WGP, используемый в RDNA. Каждый чиплет вычислений XCD содержит 32 блока WGP.

Для быстрого перемещения ИИ-данных из памяти в кеш в WGP добавлен выделенный блок перемещения тензорных данных (Tensor Data Mover), который может загружать данные непосредственно из видеопамяти в локальное хранилище данных без дополнительных промежуточных шагов, что ещё больше снижает задержку. Также следует отметить такие нововведения, как функция многоадресной рассылки L2, которая позволяет использовать одну выборку из памяти для обслуживания нескольких WGP для устранения избыточного трафика памяти, барьеры для более эффективной синхронизации и кластеризацию WGP для взаимодействия нескольких WGP на матричных операциях.

Новая архитектура обеспечивает выполнение режима Wave32, снижая затраты на синхронизацию и улучшая использование SIMD, а также предоставляет усовершенствованный математический ИИ-движок с новыми инструкциями tanh и улучшенной пропускной способностью. Это позволяет снизить вычислительные затраты и улучшить реальное использование вычислительных блоков, причем эффект становится более заметным при переключении между различными форматами данных.

Новый техпроцесс N2 от TSMC предлагает преимущества, особенно с точки зрения энергопотребления, но меньше с точки зрения тактовой частоты или плотности транзисторов. MI455X содержит 320 млрд транзисторов, что более чем на 50 % больше, чем у NVIDIA B200 с 208 млрд, который производится с использованием 4NP (обозначения NVIDIA для модифицированного процесса N5). Это преимущество в техпроцессе может сохраниться как минимум до появления продуктов Vera Rubin во II половине 2026 года, что на данный момент выводит AMD на лидирующие позиции в сегменте серверных чипов.

В CDNA 5 компания отказалась от кеша Infinity Cache, использовавшегося в предыдущем поколении CDNA 4 для буферизации VRAM. Кеш L2, ранее интегрированный в XCD, полностью перемещён на выделенный чип FCD, что увеличивает общую ёмкость до 192 Мбайт и скорость доступа до 27 Тбайт/с. Упрощение иерархии кеша напрямую снижает задержку доступа для рабочих нагрузок ИИ.

Для соединения XCD используются два чипа Fabric and Cache Dies (FCD). На каждом FCD размещено четыре XCD. Четыре XCD совместно используют 96 Мбайт кеша L2 и не могут получить доступ к кешу другого FCD. Чип FCD, ориентированный на кеш и скорость доступа, производится по техпроцессу TSMC N3P. Что касается памяти, архитектура использует 12 стеков HBM4. Объём памяти увеличен с 288 до 432 Гбайт в сумме, а ПСП составляет 23,3 Тбайт/с. Такая компоновка с 12 стеками стала возможной благодаря использованию новой технологии упаковки CoWoS-L от TSMC. Вместо традиционного кремниевого интерпозера применён слой перераспределения для увеличения площади корпусировки и размещения большего количества стеков памяти.

Если 432 Гбайт на одной карте окажется недостаточно для обучения сверхбольших моделей, память всех GPU в стойке может быть объединена, что позволит получить до 31 Тбайт общей доступной памяти HBM4 в стойке Helios. В этом случае доступ будет ограничен скоростью сетевого соединения в 100 Гбайт/с, но встроенные коммутаторы обеспечат прямое подключение каждого GPU к каждому другому GPU, полностью соответствующее требованиям к памяти при обучении больших моделей.

В CDNA 5 также добавлена поддержка типов данных MXFP4/MXFP8. Эти форматы уменьшают избыточное использование на элемент данных за счёт совместного использования битов экспоненты, а MXFP4 также поддерживает совместное использование битов мантиссы. Это помогает экономить как объём памяти, так и пропускную способности. CDNA 5 также поддерживает функцию гиперболического тангенса (tanh) на аппаратном уровне. В машинном обучении он используется для активации следующего «шага» мышления. Поскольку он очень ресурсоёмкий с точки зрения вычислений, AMD теперь внедрила аппаратное ускорение, которое удваивает пропускную способность tanh.

AMD в ходе конференции Advancing AI 2026 представила серверные процессоры EPYC Venice 9006 на архитектуре Zen 6/6c, ускорители Instinct MI455X и стойки Helios AI на их основе, а также поделилась планами по выпуску чипов EPYC и ускорителей Instinct на ближайшие годы. Кроме того, компания раскрыла предварительные детали о новых платформах Helios, ориентированных на задачи ИИ.

Источник изображений: AMD

В частности, сообщается, что в 2028 году появятся изделия EPYC с кодовым именем Florence, построенные на ядрах Zen 7 и Zen 7c. Для этих CPU предусмотрено применение технологии производства «следующего поколения». Говорится о поддержке передовой памяти типа MRDIMM и LPDDR. Известно, что Florence станут первыми чипами серии EPYC, которые получат поддержку инструкций ACE (AI Compute Extensions), предназначенных для умножения матриц и работы с алгоритмами ИИ. Эти инструкции разрабатываются совместно специалистами AMD и Intel в рамках Консультативной группы экосистемы x86 (x86 Ecosystem Advisory Group).

Процессоры Florence будут предлагаться в вариантах исполнения SP7 и SP8. Изделия первого типа проектируются с прицелом на обеспечение максимальной производительности — они получат наибольшее количество вычислительных ядер. В свою очередь, решения под сокет SP8 будут ориентированы на корпоративные системы с оптимальным соотношением быстродействия и стоимости. Помимо этого, упомянуты чипы Ferrara на базе Zen 7 для хост-узлов ИИ и Fidenza для систем, оптимизированных по показателю производительности в расчёте на Вт. На 2030 год компания AMD наметила выпуск процессоров EPYC с кодовым именем Ravenna. В их основу ляжет архитектура Zen 8, но дополнительные подробности пока не раскрываются.

В сегменте ИИ-ускорителей в 2027 году ожидается появление изделий Instinct MI500 на архитектуре CDNA 6 с памятью HBM4e. Они станут частью платформы Helios 500 вместе с чипами EPYC Verano, а также сетевыми процессорами Pensando Como и Monza. В 2028-м должны выйти карты Instinct MI600 на базе CDNA Next. Эти решения войдут в состав платформы AMD Helios 600, наряду с чипами EPYC Ferrara, а также сетевыми компонентами Pensando Palma и Levanzo.

AMD представила AMD Instinct MI455X — первый ускоритель, построенный на новой архитектуре AMD CDNA 5-го поколения и разработанный специально для стоечного решения AMD Helios, обеспечивая высокую производительность при обработке ИИ-нагрузок, включая ИИ-инференс, обучение и тонкую настройку. Созданный на базе комбинации 2-нм и 3-нм чиплетов, ускоритель имеет 432 Гбайт памяти HBM4 с пиковой пропускной способностью 23,3 Тбайт/с.

Вычислительные (XCD) чиплеты основаны на техпроцессе TSMC N2 — 2 нм с круговым затвором, — в то время как чиплеты FCD и MID используют техпроцесс N3P (3 нм FinFET). Упаковка объединяет 8 чиплетов XCD, 2 IOD и 2 FCD, а также 12 стеков HBM4, что в сумме составляет 320 млрд транзисторов. AMD Instinct MI455X поддерживает NUM до восьми NUMA-доменов. В режиме NPS1 адреса распределяются по 12 стекам HBM на двух чиплетах, а в профиле NPS2 адреса распределяются на два раздела по 6 стекам HBM без обмена данными между чиплетами.

Источник изображений: AMD

Четыре чиплета XCD размещены поверх каждого чиплета кеш-памяти (FCD) с использованием гибридного соединения. В свою очередь, два чиплета FCD соединены с шестью стеками HBM4, двумя чиплетами IO и друг с другом с помощью технологии CoWoS-L от TSMC. Каждый XCD включает по 32 активных процессора WGP (Work Group Processor), что в сумме составляет 256.

Чиплеты HBM4 соединены через 192-канальный интерфейс. Имеется 16 блоков кеша L2 по 16 Мбайт каждый, что в сумме составляет 192 Мбайт разделяемого кеша LLC. 16 линий AMD Infinity Fabric обеспечивает 256 Гбайт/с в двунаправленном режиме. Масштабирование в стойке обеспечивает 72 линии UALoE (3,6 Тбайт/с в двунаправленном режиме).

Согласно данным производителя, AMD Instinct MI455X обеспечивает 20 Пфлопс пиковой мощности в операциях MXFP6 и MXFP8, 40,3 Пфлопс пиковой мощности в операциях MXFP4. Также сообщается о поддержке типы данных FP4, FP6 и FP8. Для FP64-нагрузок будет представлена модификация MI430X

По сравнению с предыдущим поколением Instinct MI355X обеспечивает до 4 раз увеличение пиковой вычислительной мощности, до 2,9 раза увеличение пропускной способности памяти и 1,5-кратное увеличение ёмкости памяти. Благодаря этому обеспечивается увеличению пропускной способности токенов в 18 раз и до 34-кратного снижения стоимости токенов при использовании DeepSeek V4 Flash FP4, сообщил TechPowerUp.

Компании AMD и Cerebras Systems объявили о сотрудничестве, в раках которого планируется вывод на рынок новой аппаратной платформы для ИИ-инференса со сверхнизкой задержкой и высокой пропускной способностью. Речь идёт об объединении стоечных решений AMD Helios и ускорителей Cerebras Wafer-Scale Engine (WSE). Это своего рода ответа на интеграцию Groq в платформу NVIDIA Vera Rubin.

Напомним, система Helios двойной ширины объединяет процессоры EPYC Venice с ядрами Zen 6, ускорители Instinct MI400 и DPU Vulcano. Данная платформа спроектирована специально с прицелом на ресурсоёмкие ИИ-задачи. В свою очередь, изделия WSE, насчитывающие сотни тысяч ядер, оптимизированы для сверхбыстрого обучения и запуска ИИ-моделей.

Совместное решение AMD и Cerebras объединяет сильные стороны Helios и WSE в общий рабочий процесс для достижения максимальной производительности и эффективности инференса. В частности, формируется дезагрегированная среда, в которой два основных этапа задачи оптимизируются независимо друг от друга. Стойки Helios обеспечивают сверхвысокую пропускную способность, обрабатывая запросы и большие контекстные окна. Ускорители WSE при этом отвечают за генерацию токенов с минимальной задержкой.

Источник изображения: Cerebras

В целом, новая платформа AMD и Cerebras, как утверждается, даёт возможность повысить показатель токенов в секунду на ватт (Т/с/Вт) в пять раз по сравнению с конфигурациями, в которых используются только лишь изделия WSE (при работе с мультимодальной моделью Kimi 2.6 1T, насчитывающей 1 трлн параметров). В рамках партнёрства с AMD компания Cerebras намерена развернуть системы Helios в своих дата-центрах. Новое аппаратное решение станет доступно клиентам через облако Cerebras Cloud во II половине текущего года.

Компания Google работает над новым ИИ-ускорителем под неформальным названием Frozen v2, который позволит интегрировать элементы ИИ-модели Gemini непосредственно в «железо», что позволит эффективнее исполнять ИИ-нагрузки, сообщает The Information. Чип, как ожидается, поможет разрешить проблему нехватки вычислительных мощностей для ИИ, уже заставившую Google Cloud отказаться от сделок с клиентами.

По имеющимся данным, Google намерена начать внедрение новых чипов в 2028 году, хотя работы над новой архитектурой продолжаются. Кроме того, пока неизвестно, какая часть модели будет «прошита» в аппаратной составляющей. Предполагается, что чипы могут быть в 6–10 раз эффективнее, чем новейшие TPU, в пересчёте на количество токенов на Вт. При этом новые чипы призваны дополнить TPU, а не заменить их.

По словам представителя Google Cloud, команды компании постоянно занимаются исследованиями и экспериментируют с инновационными решениями. Проектируя аппаратное и программное обеспечения с нуля, компания обеспечивает интеграцию и высокую степень оптимизации систем.

Источник изображения: Google

Как сообщает Silicon Angle, чипы, предлагаемые «по умолчанию», обычно включают компоненты, которые клиентам не нужны вовсе. Например, использование традиционных GPU для инференса делает ненужными блоки рендеринга. Разработка кастомных чипов помогает решить проблему. Компания может исключить ненужные модули, тем самым снижая цену производства, или же заменить ненужные элементы на модули, оптимизированные для специальных задач.

Повышенная эффективность будет достигнута разными способами. В частности, в компании рассчитывают, что Froxen v2 позволит снизить количество вычислений для Gemini. Также ожидается снижение масштабов перемещения данных. Google может оснастить Frozen v2 достаточным количеством памяти для запуска Gemini полностью на чипе. Подобный дизайн избавил бы от необходимости отправлять данные к RAM и обратно.

В Люксембурге состоялся заключительный обзор Европейской инициативы по процессорам (EPI), финансируемой EuroHPC. По итогам было объявлено об успешном завершении второго этапа проекта — EPI SGA2, целью которого было содействие укреплению технологического суверенитета Европы. В рамках обзора была проведена демонстрация уникальных технологий и микросхем, разработанных на обоих этапах проекта EPI.

В частности, был продемонстрирован первый Arm-процессор SiPearl Rhea1, работающий с полным ПО для HPC. Чип запустили на тестовой плате со стандартным дистрибутивом Linux, работающим с высокоскоростной памятью HBM и соответствующими аппаратными счетчиками мониторинга производительности. Он успешно прошёл тесты HPL и STREAM, демонстрируя готовность всей аппаратной и программной экосистемы Rhea1 к высокопроизводительным вычислениям для систем экзафлопсного уровня.

Также было проведено пять демонстраций, наглядно подтверждающих, что технология RISC-V, используемая EPI, перешла от отдельных блоков к полному программному стеку, реальному оборудованию и реальным приложениям и инструментам, которыми может воспользоваться обычный пользователь.

Так, был развёрнут полный кластер на ускорителе VEC. Был показан новейший RTL-код (ядро RISC-V с внеочередным выполнением инструкций от Semidynamics, улучшенный векторный блок от Барселонского суперкомпьютерного центра) для запуска на FPGA в инфраструктуре MEEP. Было запущено реальное научное приложение Mini-Fall3D для оценки диффузии пыли в атмосфере, распараллеленное с помощью OpenMP и MPI, скомпилированное с использованием инструментария EPI LLVM и профилированное с помощью стандартных инструментов (PAPI, Extrae/Paraver). Запуски показали масштабируемость, продемонстрировав выполнения скалярных и векторных задач на разных узлах.

Источник изображения: european-processor-initiative.eu

Также был продемонстрирован готовый ИИ-чип EPAC 1.5 на базе RISC-V, подключённый к Arm-хосту через PCIe. Компилятор проекта генерирует один двоичный файл, содержащий код как Arm, так и RISC-V. Код RISC-V передаётся по PCIe через DMA, динамически загружается, выполняется, а результаты копируются обратно. Это демонстрирует оригинальную идею EPI по созданию гетерогенных систем с разными ISA и операционными средами, эффективно работающих вместе на реальном оборудовании.

Kalray показала успешную доработку и оптимизацию ПО для своих KVX-процессоров на базе VLIW, которые также могут работать в режиме RISC-V. Menta продемонстрировала результаты оптимизации своей EDA Origami для больших eFPGA, которые позволили кратно ускорить разработку чипов и схем. Наконц, было продемонстрировано успешное использование технологии сжатия памяти в реальном времени ZeroPoint (DenseMem) на EPAC 1.5.

Подводя итоги длившегося три года этапа SGA1 и четырёхлетнего SGA2, руководители проекта отметили, что путь к европейскому суверенитету в цифровых технологиях лежит в дальнейшем развитии этих результатов. Для этого научные партнёры проекта опубликуют результаты обширных исследований проекта, а промышленные партнёры продолжат дальнейшее развитие IP-блоков, полученных в его рамках.

Китайская компания Dongfang Suanxin (Shanghai Oriental Compute Core Technology) объявила о разработке ИИ-ускорителя DF1000. Новинка выполнена полностью на отечественных компонентах, а вместо дорогостоящей памяти HBM применяется 3D DRAM.

Устройство использует концепцию «вычислений вблизи памяти» (Near-In-Memory Computing). Чип 3D DRAM имеет многослойную структуру, созданную с использованием технологии гибридного соединения: утверждается, что применённый подход позволяет уменьшить шаг интерконнекта с микрометрового до субмикрометрового уровня. В результате по сравнению с традиционными решениями количество сквозных межсоединений увеличивается в 10 раз. А это даёт возможность поднять пропускную способность памяти в пять раз при той же ёмкости. Таким образом, может быть сформирован аналог HBM.

Источник изображения: Dongfang Suanxin

Ускоритель DF1000 производится с применением 14-нм технологии. Пропускная способность при доступе к памяти заявлена на уровне 6,4 Тбайт/с, а масштабируемая пропускная способность интерконнекта — 900 Гбайт/с. Быстродействие на операциях ИИ достигает 520 Тфлопс в режиме BF16. Новинка подходит для обучения больших языковых моделей (LLM) и выполнения других ресурсоёмких задач. Аппаратная часть может быть переконфигурирована под определённую задачу, что повышает эффективность использования ресурсов.

Изделие DF100, согласно имеющимся данным, обеспечивает вдвое большую пропускную способность по сравнению с NVIDIA H100, и на 33 % превосходит по данному показателю ускоритель H200. Китайское решение демонстрирует быстродействие до 500 токенов/с при работе с моделью Llama3 70B.

В разработке также находится решение DF2000, которое Dongfang Suanxin планирует выпустить ближе к 2027 году. Оно обеспечит производительность до 1000 Тфлопс в режиме BF16, до 2000 Тфлопс в режиме FP8 и до 4000 Тфлопс в режиме FP4. Пропускная способность памяти составит до 15 Тбайт/с благодаря усовершенствованной архитектуре 3D DRAM, а интерконнекта — до 1600 Гбайт/с. Предусмотрено применение 14-нм техпроцесса.

На 2028 год намечен выход ускорителей DF3000, которые по вычислительной мощности превзойдут предшественников вдвое, обеспечивая 2000 Тфлопс на операциях BF16, 4000 Тфлопс в режиме FP8 и 8000 Тфлопс в режиме FP4. Пропускная способность памяти составит до 20 Тбайт/с, интерконнекта — до 3200 Гбайт/с.

Китайский стартап DeepSeek работает над созданием собственного чипа для ИИ-инференса, что позволит ему снизить зависимость от NVIDIA и Huawei, чьи ускорители используются для обучения и запуска его ИИ-моделей, сообщило агентство Reuters со ссылкой на информированные источники.

По данным источников, работа DeepSeek над этим проектом началась около года назад и пока находится на ранней стадии: сейчас стартап ведёт переговоры с компаниями, занимающимися проектированием чипов, производством микросхем и памяти. В последние месяцы он увеличил найм инженеров-разработчиков микросхем, причём набор ведётся в частном порядке, без особой огласки и без размещения вакансий на публичных платформах.

Для DeepSeek эта инициатива имеют дополнительное стратегическое измерение, поскольку США ввели экспортные ограничения на поставку китайским компаниям передовых чипов NVIDIA, а власти Китая оказывает давление на местные компании, продвигая разработку и внедрение отечественных альтернатив.

Источник изображения: He Junhui/unsplash.com

DeepSeek не единственная компания, кто стремится снизить зависимость от NVIDIA, доминирующей на рынке ИИ-чипов. Помимо гиперскейлеров Amazon (Trainium), Alibaba (Zhenwu), Google (TPU), Meta✴ (MTIA) и Microsoft (Maia), расширяющих использование собственных чипов, ещё ряд компаний предпринимает шаги в этом направлении. Например, в прошлом месяце OpenAI представила Jalapeño, свой первый кастомный чип для инференса, разработанный совместно с Broadcom. Anthropic тоже рассматривает возможность создания собственных ИИ-чипов.

Стартап Etched, вышел из скрытого режима (stealth), объявив о разработке ИИ-чипа для инференса и подписанных контрактах на его поставку более чем на $1 млрд. Также стартап сообщил о привлечении $800 млн инвестиций в рамках нескольких ранее не разглашавшихся раундов финансирования.

Последний раунд финансирования прошёл в декабре 2025 года. Компания привлекла тогда $500 млн инвестиций при оценке в $5 млрд. В числе инвесторов Etched — VentureTech Alliance, Питер Тиль (Peter Thiel), Jane Street, Hudson River Trading, Jump Trading, Two Sigma, Stripes, Ribbit Capital, Radical Ventures, Primary VC, Positive Sum, а также несколько известных исследователей и предпринимателей в области ИИ.

Источник изображений: Etched

Компания сообщила, что первые прототипы чипов (A0) сошли с производственной линии N4P TSMC в начале этого года и что она планирует начать поставки своих первых стоечных систем для инференса этим летом. В настоящее время они проходят тестирование у клиентов. По данным Etched, предварительные испытания у клиентов продемонстрировали передовые показатели пропускной способности, задержки и энергоэффективности ИИ-систем при выполнении инференса.

Etched разрабатывает вертикально интегрированную инфраструктуру для ИИ-инференса, которая объединяет кастомные микросхемы, стойки, сетевое оборудование, системы охлаждения, ПО и производство. Компания сообщила, что её системы уже работают с популярными ИИ-моделями, включая DeepSeek, Qwen, Mamba и Llama, и предназначены для поддержки моделей от плотных архитектур до больших MoE-систем с произвольно большим количеством параметров.

Как сообщает ресурс Converge! Network Digest, для поддержки производства Etched открыла завод на Тайване, а также построила ЦОД мощностью 2 МВт, испытательный центр и лабораторию для прототипирования новых продуктов (NPI) в своей штаб-квартире в Сан-Хосе, с планом достижения ИИ-инфраструктурой для инференса гигаваттного масштаба к 2027 году.

Etched также сообщила о внедрении двух технологий. Первая — Low Voltage Inference (LVI), которая позволяет чипу работать с вполовину меньшим напряжением по сравнени с типовыми ускорителями, при этом устоявшаяся производительность составляет более 80 % от пиковой при разреженном инференсе триллионных MoE-моделей. Результатом является отсутствие троттлинга значительное ускорение инференса. Вторая технология, Cluster Scale Memory (CSM), сочетает SRAM и HBM с общей архитектурой памяти с низкой задержкой и запатентованный интерконнект. В итоге и задержка снижается, и высокая пропускная способность памяти сохраняется.