Материалы по тегу: risc-v

27.01.2020 [23:05], Алексей Степин

Открытая платформа ESP обеспечит разработку SoC с ядрами RISC-V и SPARC и ускорителями

На семинаре FOSDEM 2020, который пройдет 1–2 февраля в Брюсселе будет подробно рассмотрена аппаратная платформа Open ESP.

Это гетерогенная открытая платформа, служащая для разработки новых систем-на-чипе (SoC) с процессорными ядрами RISC-V или SPARC, включающих в себя также блоки специализированных ускорителей.

Open ESP не следует путать с микроконтроллерами Espressif Systems, её имя расшифровывается как Embedded Scalable Platform (Встраиваемая Масштабируемая Платформа). Она поддерживает реализацию процессорных ядер как с 32-битной архитектурой Leon3 (разновидность SPARC), так и набирающую популярность 64-битную RISC-V в лице Ariane, одного из первых ядер этой архитектуры, способного запускать Linux. 

Основой ESP являются тайлы — вычислительные, ускорительные и тайлы памяти. Поддерживаются высокоуровневые протоколы создания ускорителей: Cadence Stratus и Xilinx Vivado. Имеется также поддержка NVIDIA Deep Learning Accelerator (NVDLA). Быстрое прототипирование ESP возможно на ряде комплектов разработчика на базе ПЛИС: Xilinx Virtex UltraScale+ FPGA VCU118, Xilinx Virtex-7 FPGA VC707 или proFPGA quad Virtex7.

Изначально основной ОС для ESP была выбрана Linux CentOS 7, но недавно была добавлена поддержка Ubuntu 18.04. Для ускорения прототипирования существует даже генератор ESP SoC, сопровождаемый подробной документацией.

Постоянный URL: http://servernews.ru/1002370
22.01.2020 [21:14], Алексей Степин

SiPearl разработает RISC-V процессор для европейских суперкомпьютеров

Наличие собственных высокопроизводительных процессоров очень важно для любой страны, претендующей на серьёзные позиции в мире. Консорциум European Processor Initiative, созданный именно с целью разработки таких процессоров, продолжает расти.

На днях к EPI присоединилась компания SiPearl (Silicon Pearl), ставшая 27-ым членом проекта. Целью SiPearl, созданной в 2019 году, является разработка CPU для будущих европейских суперкомпьютеров экза-класса. Кроме того, на SiPearl будут возложены функции по продвижению, маркетингу и коммерциализации будущих процессоров. Официально свою операционную деятельность компания начала вчера. 

Совладельцами и будущими заказчиками SiPearl являются остальные 26 членов EPI. Компанию основал и возглавил Филипп Ноттон (Philippe Notton), на чьём счету имеются весьма серьёзные достижения в области полупроводниковой индустрии. В частности, под его руководством тайваньская компания MStar Semiconductor стала третьим в мире и первым в Азии поставщиком решений для платного телевидения. В 2017 Филипп Ноттон покинул потребительский отдел STMicroelectronics и присоединился к Atos Group. 

Разрабатываемый EPI процессор общего назначения получит встроенную ПЛИС

Разрабатываемый EPI процессор общего назначения получит встроенную ПЛИС

Свою миссию SiPearl видит в достижении независимости Европейским Союзом в области высокопроизводительных вычислительных устройств. Если всё пойдёт по плану, первая европейская машина экза-класса должна вступить строй уже в 2023 году. Компания также планирует выйти за рамки рынка супервычислений. Это будет достаточно непросто с учётом доминирования архитектуры x86, но растущий рынок смарт-устройств и автономных транспортных средств даёт SiPearl шанс на достижение поставленной цели. 

EPI также разрабатывает ускоритель с изменяемой от 32 до 256 бит точностью вычислений

EPI также разрабатывает ускоритель с изменяемой от 32 до 256 бит точностью вычислений

В настоящее время положение Евросоюза в ИТ-сфере достаточно шаткое: ЕС использует более трети всех HPC-ресурсов на планете, но собственный вклад при этом не превышает 5%. Более того, в ЕС нет ни одного суперкомпьютера, укомплектованного процессорами, разработанными и произведёнными в Европе. В мировом рейтинге Евросоюзу принадлежит лишь шестое место и самый мощный европейский суперкомпьютер в семь раз медленнее мирового лидера, машины Summit, установленной в национальной лаборатории Ок-Риджа (ORNL).

Постоянный URL: http://servernews.ru/1002021
06.01.2020 [21:25], Алексей Степин

Lagarto: первый испанский процессор с архитектурой RISC-V

Ранее мы уже сообщали, что Барселонский суперкомпьютерный центр (BSC) открыл лабораторию LOCA, занимающуюся проектированием европейских процессоров с открытыми архитектурами.

Совсем недавно на просторах сети появилась новость о начале производства первого испанского процессора с архитектурой RISC-V под названием Lagarto. Lagarto переводится с испанского как «ящерица» и основания для такого названия есть: разработка его была небыстрой.

Ещё в начала 2018 года Барселонский центр в сотрудничестве с Мексиканским исследовательским центром (CIC) занялся переработкой изначального проекта Lagarto, который в то время представлял собой сегментный процессор на базе архитектуры MIPS. Проект сменил архитектуру на RISC-V и получил ряд блоков, делавших его работоспособным. В сентябре того же года симуляционные тесты были завершены и при участии Политехнического университета Каталонии начались работы по воплощению проекта в кремнии.

Первый европейский RISC-V (слева) проходит тестирование и отладку

Первый европейский RISC-V (слева) проходит тестирование и отладку

За миражами разработчики гнаться не стали и избрали довольно скромный 65-нм техпроцесс TSMC. В мае 2019 года окончательный дизайн был отослан организации EUROPRACTICE, ответственной за развитие европейских вычислительных технологий, а осенью того же года первые 100 экземпляров Lagarto прибыли в Барселону для тестирования. В настоящее время чип прошёл базовое тестирование. Дальнейшей целью исследователей является успешный запуск на платформе Lagarto операционной системы Linux.

Инициатива RISC-V насчитывает уже более 100 участников

Инициатива RISC-V насчитывает уже более 100 участников

Глава Барселонского центра, профессор Матео Валеро (Mateo Valero), не переоценивает данную разработку и называет ее «зародышем того, чем должен стать европейский процессор». Напоминаем, в планах BSC и LOCA значится развитие европейской вычислительной инфраструктуры в самых различных её проявлениях — от IoT-процессоров до чипов, способных стать основой суперкомпьютеров экзафлопсного класса.

Постоянный URL: http://servernews.ru/1000937
14.12.2019 [14:41], Геннадий Детинич

Western Digital осваивает RISC-V: представлено два новых ядра SweRW

Поток новостей последних недель и дней создаёт ощущение, что уровень интереса или глубина погружения в просторы открытой архитектуры RISC-V растёт день ото дня. Водоворот событий увлёк множество мелких и крупных компаний, среди которых выделяется Western Digital.

Она стала первой из лидеров мирового калибра, которая во всеуслышание объявила о планах по систематическому переходу на обработку данных с помощью процессорной архитектуры RISC-V.

Первые фирменные ядра SweRV компании Western Digital были представлены год назад. Сегодня, как подсказывают наши коллеги с сайта AnandTech, Western Digital добавила в портфель RISC-V-разработок два новых ядра: высокопроизводительное SweRV Core EH2 и минимально возможное по размерам кристалла SweRV Core EL2.

Что важно, WDC придерживается обещаний предоставлять сообществу открытых архитектур свои разработки в этой области. Так, компания сделала открытыми для разработчиков модель уровня регистровых передач (register-transfer level, RTL) и эталонный дизайн архитектуры OmniXtend, кеш-когерентной Ethernet-фабрики.

Ядро SweRV Core EH2 сохранило структуру прошлогоднего (исходного) ядра SweRV Core EH1. Это по-прежнему 32-разрядное решение с упорядоченным исполнением команд с двумя 9-уровневыми конвейерами и суперскалярной архитектурой. Отличия SweRV Core EH2 от SweRV Core EH1 кроются в переходе с 28-нм техпроцесса производства на 16-нм, что дало возможность повысить частоту и производительность, снизить потребление и уменьшить площадь на кристалле с 0,11 мм² до 0,067 мм². Тем самым производительность ядер, по оценкам WDC, выросла с 4,9 CoreMark/МГц до 6,3 CoreMark/МГц.

Ядро SweRV Core EL2 ориентировано на замену простой логики в SoC и оптимизировано по размерам на кристалле. Его площадь составляет всего 0,023 мм². В показателях CoreMark/МГц производительность SweRV Core EL2 снижена до 3,6 единиц, но зато существенный выигрыш будет за счёт дальнейшей миниатюризации. Для этого разработчикам пришлось отказаться от одного из двух конвейеров, а оставшийся сократить с 9 уровней до 4.

Новые ядра, как и старое ядро, ориентированы на первичную обработку данных как в составе контроллеров SSD и HDD, так и на более масштабные проекты в виде платформ для пограничных вычислений и вычислений в составе ЦОД. Будет интересно увидеть реализацию проектов WDC в разработках сторонних компаний, как и дождаться соответствующих коммерческих продуктов самой Western Digital. Пока компания по этому поводу сохраняет полное молчание.

Постоянный URL: http://servernews.ru/999748
29.11.2019 [20:30], Геннадий Детинич

Аналитики предсказывают ядрам RISC-V бурный рост производства

Аналитическая компания Semico провела анализ информации по 25 прикладным сферам использования вычислительных ядер на открытой архитектуре RISC-V для пяти главных рынков готовых решений: компьютерного, потребительского, связи, транспорта и промышленного.

На основе полученных данных Semico представила прогноз поставок на рынок разнообразных ядер RISC-V до 2025 года. По мнению специалистов, среднегодовой рост поставок начиная с 2018 года составит 146 % или 62,7 млрд ядер в год к концу прогнозируемого периода.

Наибольший сегмент будут удерживать ядра RISC-V для промышленного оборудования и промышленности в целом, что выразилось в предсказании поставок для этих целей 16,7 млрд ядер к 2025 году. Но самый бурный рост поставок  ядер RISC-V со среднегодовым ростом на уровне 209 % предсказан в категории связи. Это аналитики объясняют ожиданием всплеска и развёртыванием сетей сотовой связи поколения 5G. Такому росту будут способствовать как продукты, так и инфраструктурные решения 5G.

Следом за коммуникациями вторым по величине среднегодового роста представляется сектор автомобильной электроники. Специалисты Semico полагают, что рост числа отгружаемых решений на архитектуре RISC-V в пересчёте на ядра для сектора автомобильной электроники составит в среднем 160 % в год.

Наименьший рост среднегодовых поставок вычислительных ядер RISC-V прогнозируется на компьютерном рынке ― 61 %. Даже для потребительской техники этот показатель окажется выше ― 81 % в год.

Отдельно Semico предоставила информацию по прогнозу среднегодового роста поставок ядер RISC-V для четырёх категорий продуктов в каждом из проанализированных сегментов рынка (см. таблицу выше). Это категории производительных ядер в виде SoC, массовых многоядерных SoC, базовых SoC и матриц FPGA (ПЛИС). В продуктах может быть от одного–двух ядер RISC-V до 1000 и более ядер. Подобный разброс заставляет задуматься о степени доверия к представленным числам. Но чтобы понять перспективы, этого достаточно.

Постоянный URL: http://servernews.ru/998775
12.11.2019 [18:16], Алексей Степин

Основана европейская лаборатория открытых компьютерных архитектур

11 ноября состоялось знаковое событие в сфере открытых архитектур: Барселонский суперкомпьютерный центр объявил об основании лаборатории LOCA. Название расшифровывается как Laboratory for Open Computer Architecture, Лаборатория открытых компьютерных архитектур.

Целью новой организации является разработка европейских высокопроизводительных и энергоэффективных вычислительных решений на базе открытых архитектур — таких как RISC-V, OpenPOWER и MIPS — для последующего их использования в будущих суперкомпьютерах экзафлопсного класса.

Базироваться новая организация будет в Барселоне. К сотрудничеству приглашаются фонды, организации и компании, разделяющие идеи и ценности, заложенные в LOCA — продвижение и развитие открытых архитектур, а также создание на их основе полноценной европейской HPC-инфраструктуры.

Готовность к участию в работе LOCA уже выразили главы фондов RISC-V и OpenPOWER, а также Университет Беркли и отдел HPC и когнитивных систем (HPC and Cognitive Systems) корпорации IBM.

Надо отметить, что инициатива высказана не на пустом месте: ранее в проекте Mont-Blanc уже были продемонстрированы кластеры на базе архитектуры ARM, в настоящее время ведётся разработка европейского высокопроизводительного процессора в рамках проекта EPI.

Суперкомпьютер MareNostrum, Барселонский суперкомпьютерный центр

Суперкомпьютер MareNostrum, Барселонский суперкомпьютерный центр

Глава Барселонского центра, профессор Матео Валеро (Mateo Valero), заявил, что более подробно цели и задачи LOCA будут раскрыты 20 ноября, на конференции Supercomputing Conference 19 (SC19). Возглавит новую лабораторию доктор Джон Д. Дэвис (John D.Davis) из Стэнфордского университета

Барселонский суперкомпьютерный центр известен одним из самых мощных европейских суперкомпьютеров MareNostrum, который смонтирован в крайне необычном месте ‒ в здании ранее заброшенной часовни Торре Жирона. В текущей, четвёртой версии он базируется на процессорах Xeon Scalable вкупе с OmniPath, но в будущем систему планируется дополнить кластерами на основе архитектур POWER9 и ARMv8.

Постоянный URL: http://servernews.ru/997502
07.11.2019 [10:08], Андрей Галадей

Google готовит открытую крипто-SoC OpenTitan

OpenTitan является наследником проприетарного чипа Google Titan, который компания использует в собственных датац-центрах и мобильных устройствах. OpenTitan будет использовать архитектуру RISC-V для создания аппаратного Root of Trust (RoT) — чипа, проверяющего целостность и подлинность прошивок и другого встроенного и системного ПО. 

В отличие от подавляющего большинства аналогичных решений, дизайн SoC будет полностью открытым и доступным всем желающим. Это позволит проводить независимые проверки и отслеживать наличие бэкдоров, уязвимостей и т.д. 

theregister.co.uk

Развивать проект будет некоммерческая организация lowRISC в Кембридже совместно с Google и другими отраслевыми партнерами. В числе таковых есть университет ETH Zurich, Western Digital, Nuvoton Technology и другие.

SoC получит лицензию Apache 2.0 и будет включать в себя ядра lowRISC Ibex, криптографические сопроцессоры, аппаратный генератор случайных чисел, энергозависимое и энергонезависимое хранилище, периферийные устройства ввода-вывода и дополнительные защитные механизмы. Его можно использовать на любом устройстве, от серверов и смартфонов до систем «Интернета вещей».

При этом было заявлено, что проект OpenTitan наполовину финансируется Google и разрабатывается уже около двух лет.

Постоянный URL: http://servernews.ru/997099
05.11.2019 [13:52], Сергей Карасёв

YADRO инвестирует в российского RISC-V разработчика Syntacore

Российская технологическая компания YADRO (входит в «ИКС Холдинг») окажет финансовую поддержку отечественному разработчику микропроцессорных ядер Syntacore.

Syntacore является одним из основателей международного консорциума RISC-V Foundation. Его цель — разработка и продвижение открытой микропроцессорной архитектуры RISC-V.

Syntacore оперирует дизайн-центром в Санкт-Петербурге. Продукты на базе процессорных технологий компании разрабатываются по проектным нормам от 180 до 7 нм. Собственные разработки Syntacore лицензирует клиентам в России и за рубежом. Решения на базе технологий компании уже используются в серийных чипах. 

YADRO — российский разработчик решений на базе архитектуры POWER, платиновый участник консорциума OpenPOWER Foundation. Компания занимается системами хранения и обработки данных. 

Cообщается, что YADRO вошла в состав акционеров компании Syntacore. В рамках инвестиционного проекта YADRO приобрела контролирующую долю в Syntacore — 51 %. Фонд TerraVC, один из ранних инвесторов компании, избавился от своей доли. Финансовые условия соглашения не раскрываются, но, вероятно, речь идёт о сумме в десятки миллионов долларов США.

«Основные инвестиции будут направлены на расширение географии присутствия компании, а также на запуск новых проектов, существенно расширяющих портфель продуктового IP, в том числе для удовлетворения растущих потребностей в микропроцессорных технологиях, оптимизированных под продукты для Интернета вещей и искусственного интеллекта», — отмечается в сообщении. 

Постоянный URL: http://servernews.ru/996970
28.10.2019 [14:29], Сергей Карасёв

Набор для разработчиков SeeedStudio GD32 RISC-V включает LCD-дисплей

Команда SeeedStudio анонсировала новый комплект GD32 RISC-V, адресованный разработчикам, создающим различные устройства для Интернета вещей (IoT).

В состав набора входит мини-плата GD32 RISC-V Dev Board. Её основа — 32-битный микроконтроллер общего назначения GD32VF103VBT6, функционирующий на тактовой частоте до 108 МГц. Чип содержит 128 Кбайт флеш-памяти и 32 Кбайт памяти SRAM.

Мини-плата располагает модулем флеш-памяти ёмкостью 8 Мбайт, слотом для дополнительной карты microSD, симметричным портом USB Type-C и набором контактов GPIO.

Кроме того, комплект включает небольшой жидкокристаллический (LCD) дисплей. Он имеет размер 2,8 дюйма по диагонали и обладает разрешением 320 × 240 пикселей.

Важно отметить, что дисплей поддерживает сенсорное управление. Используется резистивная технология, а это означает, что взаимодействовать с панелью можно любым гладким твёрдым предметом.

Новый комплект для разработчиков уже доступен для предзаказа по цене 15,9 доллара США. Плата без дисплея обойдётся всего в $6,9.

Постоянный URL: http://servernews.ru/996364
26.10.2019 [18:40], Геннадий Детинич

SiFive подняла планку производительности RISC-V: представлены ядра серии U8

Открытая архитектура RISC-V наращивает мускулы. Один из пионеров среди разработчиков базовых ядер RISC-V компания SiFive представила новую 8-ю серию ядер.

В настоящий момент SiFive раскрыла детали о ядрах U84 и позже добавит к ним подробности о ядрах U87. Ядра U84 уже доступны для лицензирования и оптимизированы для производства с техпроцессами вплоть до 7-нм.

Это решения, нацеленные на максимальную энергоэффективность вкупе с минимальным потреблением и с максимально уменьшенной площадью кристалла. Ядра U87 будут ориентированы на максимальную производительность и обработку векторов.

Как сообщают в SiFive, ядра U84 в 3,1 раза производительнее популярных стандартных ядер U74. Это достигается как за счёт архитектурных улучшений (2,3-кратном приросте числа исполняемых за такт инструкций), так и за счёт 1,4-кратного увеличения максимального значения тактовой частоты (до 2,6 ГГц в 7-нм техпроцессе).

Как показано на графике ниже, на изолированных процессах ядра U84 в 5,3 раза быстрее, чем ядра SiFive U54, а при исполнении в 7-нм техпроцессе ядра U84 оказываются в 7,2 раза производительнее 28-нм ядер U54.

Если сравнивать их с ARM Cortex-A72, добавляют разработчики, то ядра U84 показывают полуторакратный прирост производительности на Ватт и лучшее использование площади кристалла (2-кратное по эффективности).

U84-кластер может быть собран из четырёх ядер или меньше, но архитектура допускает согласованные гетерогенные связки ядер разных поколений и включение в платформу ускорителей сторонних разработчиков. Кроме того, число конвейеров в ядре может быть меньше максимального значения из 12 штук.

Также по желанию лицензиата может быть уменьшена глубина очереди команд. Всё это и многое другое делает решения SiFive весьма масштабируемыми в широких пределах.

При всём прочем новые ядра чрезвычайно компактные. Если исключить кеш L2 объёмом 2 МБ, то одно ядро U84 уместится на площади 0,28 мм2. Это делает SiFive U84 удобным решением для организации первичных периферийных вычислений, что будет ценно для ИИ, машинного обучения, вещей с подключением к Интернету и многого другого. Немного подробнее об архитектуре ядер SiFive U84 можно узнать по этой ссылке.

Постоянный URL: http://servernews.ru/996303
Система Orphus