Материалы по тегу: risc-v

20.10.2021 [17:37], Сергей Карасёв

Мини-плата Hi3861 за $11 ориентирована на разработчиков HarmonyOS

Начались продажи компактной платы Hi3861, которая предназначена для разработки приложений под операционную систему HarmonyOS, развиваемой Huawei. Решение поможет в создании всевозможных устройств для умного дома, Интернета вещей и пр. Приобрести новинку можно по ориентировочной цене $11.

В основу изделия положен 32-битный микроконтроллер Hisilicon Hi3861V100 с архитектурой RISC-V. Он функционирует на тактовой частоте 160 МГц. Имеется 2 Мбайт флеш-памяти.

Здесь и ниже изображения CNX-Software

Здесь и ниже изображения CNX-Software

Мини-плата наделена адаптером беспроводной связи Wi-Fi 4 (2,4 ГГц, STA, AP с поддержкой до 6 клиентов) и симметричным портом USB Type-C для подачи питания и программирования. Доступны интерфейсы 2 × SPI, 2 × I2C, I2S, 3 × UART, 15 × GPIO, 7 × ADC (вход) и 6 × PWM.

Габариты платы составляют 50 × 31 мм, вес — всего 7 г. Микроконтроллер рассчитан на работу в температурном диапазоне от -40 до +85 °C. Для разработки предлагается инструментарий Huawei DevEco Device Tool, доступный для Windows и Ubuntu.

Постоянный URL: http://servernews.ru/1051754
14.10.2021 [16:35], Сергей Карасёв

Представлен одноплатный компьютер T-head RVB-ICE на базе RISC-V ядер Alibaba XuanTie C910

Полку одноплатных компьютеров для разработчиков прибыло: анонсировано решение T-head RVB-ICE, особенностью которого является использование процессора с архитектурой RISC-V. Задействован чип с двумя RISC-V ядрами Alibaba XuanTie C910, функционирующими на тактовой частоте 1,2 ГГц. В состав изделия входят графический ускоритель Vivante GC8000UL и модуль NPU для выполнения ИИ-операций.

Здесь и ниже изображения CNX-Software

Здесь и ниже изображения CNX-Software

Мини-компьютер несёт на борту 4 Гбайт оперативной памяти LPDDR4 и флеш-модуль eMMC вместимостью 128 Гбайт. Последний может быть дополнен картой microSD. Устройство совместимо с операционными системами Android 10 и Debian 11. Возможен вывод изображения с разрешением вплоть до 1080p. В комплект для разработчиков входит 7-дюймовый сенсорный дисплей разрешением 1024 × 600.

Новинка оборудована сетевым контролером 1GbE, адаптерами беспроводной связи Wi-Fi и Bluetooth. Есть по одному порту Micro-USB 3.0 OTG и USB Type-C (консоль). Поддерживаются интерфейсы GPIO (24-пин), UART, I2C, SPI, ADC. Питается новинка от внешнего БП на 5 В или через порт USB-C. Комплект доступен для предзаказа по ориентировочной цене $400 (на момент написания материала запасы уже закончились).

Постоянный URL: http://servernews.ru/1051277
22.09.2021 [21:16], Алексей Степин

Выпущена тестовая партия европейских высокопроизводительных RISC-V процессоров EPI EPAC1.0

Наличие собственных высокопроизводительных процессоров и сопровождающей их технической инфраструктуры — в современном мире вопрос стратегического значения для любой силы, претендующей на первые роли. Консорциум European Processor Initiative (EPI), в течение долгого времени работавший над созданием мощных процессоров для нужд Евросоюза, наконец-то, получил первые весомые плоды.

О проекте EPI мы неоднократно рассказывали читателям в 2019 и 2020 годах. В частности, в 2020 году к консорциуму по разработке мощных европейских процессоров для систем экза-класса присоединилась SiPearl. Но сегодня достигнута первая серьёзная веха: EPI, насчитывающий на данный момент 28 членов из 10 европейских стран, наконец-то получил первую партию тестовых образцов процессоров EPAC1.0.

По предварительным данным, первичные тесты новых чипов прошли успешно. Процессоры EPAC имеют гибридную архитектуру: в качестве базовых вычислительных ядер общего назначения в них используются ядра Avispado с архитектурой RISC-V, разработанные компанией SemiDynamics. Они объединены в микро-тайлы по четыре ядра и дополнены блоком векторных вычислений (VPU), созданным совместно Барселонским Суперкомпьютерным Центром (Испания) и Университетом Загреба (Хорватия).

Строение кристалла EPAC1.0

Строение кристалла EPAC1.0

Каждый такой тайл содержит блоки Home Node (интерконнект) с кешем L2, обеспечивающие когерентную работу подсистем памяти. Имеется в составе EPAC1.0 и описанный нами ранее тензорно-стенсильный ускоритель STX, к созданию которого приложил руку небезызвестный Институт Фраунгофера (Fraunhofer IIS). Дополняет картину блок вычислений с изменяемой точностью (VRP), за его создание отвечала французская лаборатория CEA-LIST. Все ускорители в составе нового процессора связаны высокоскоростной сетью, использующей SerDes-блоки от EXTOLL.

Первые 143 экземпляра EPAC произведены на мощностях GlobalFoundries с использованием 22-нм техпроцесса FDX22 и имеют площадь ядра 27 мм2. Используется упаковка FCBGA 22x22. Тактовая частота невысока, она составляет всего 1 ГГц. Отчасти это следствие использования не самого тонкого техпроцесса, а отчасти обусловлено тестовым статусом первых процессоров.

Но новорожденный CPU жизнеспособен: он успешно запустил первые написанные для него программы, в числе прочего, ответив традиционным «42» на главный вопрос жизни и вселенной. Ожидается, что следующее поколение EPAC будет производиться с использованием 12-нм техпроцесса и получит чиплетную компоновку.

Постоянный URL: http://servernews.ru/1049663
01.09.2021 [23:58], Андрей Галадей

Ветераны индустрии основали стартап Ventana для создания чиплетных серверных процессоров RISC-V

Стартап Ventana Micro Systems, похоже, намерен перевернуть рынок серверов. Компания заявила о разработке высокопроизводительных процессоров на архитектуре RISC-V для центров обработки данных. Первые образцы фирменных CPU будут переданы клиентам во второй половине следующего года, а поставки начнутся в первой половине 2023 года. При этом процессоры получат чиплетную компоновку — различные модули и кристаллы на общей подложке.

Основные процессорные ядра разработает сама Ventana, а вот остальные чиплеты будут создаваться под нужды определённых заказчиков. CPU-блоки будут иметь до 16 ядер, которые, как обещается, окажутся быстрее любых других реализаций RV64. Использование RISC-V позволит разрабатывать сверхмощные решения в рекордные сроки и без значительного бюджета. Ядра будут «выпекаться» на TSMC по 5-нм нормам, но для остальных блоков могут использовать другие техпроцессы и фабрики.

Ventana будет следить за процессом их создания и упаковывать до полудюжины блоков в одну SoC. Для соединения ядер, кеша и других компонентов будет использоваться фирменная кеш-когерентная шина, которая обеспечит задержку порядка 8 нс и скорость передачи данных 16 Гбит/с на одну линию. Основными заказчиками, как ожидается, станут гиперскейлеры и крупные IT-игроки, которым часто требуется специализированное «железо» для ЦОД, 5G и т.д.

Сегодня Ventana объявила о привлечении $38 млн в рамках раунда B. Общий же объём инвестиций составил $53 млн. Компания была основана в 2018 году. Однако это не совсем обычный стартап — и сами основатели, и команда являются настоящими ветеранами индустрии. Все они имеют многолетний опыт работы в Arm, AMD, Intel, Samsung, Xilinx и целом ряде других крупных компаний в области микроэлектроники. Часть из них уже имела собственные стартапы, которые были поглощены IT-гигантами.

Постоянный URL: http://servernews.ru/1048096
26.08.2021 [03:07], Алексей Степин

Получены первые образцы 1000-ядерного суперкомпьютера-на-чипе Esperanto ET-SoC-1

Рекомендательные системы, активно используемые социальными сетями, рекламными платформами и т.д. имеют специфические особенности. От них требуется высокая скорость отклика, но вместе с тем их ИИ-модели весьма объёмны, порядка 100 Гбайт или более. А для их эффективной работы нужен ещё и довольно большой кеш. Для инференса чаще всего используется либо CPU (много памяти, но относительно низкая скорость) или GPU (высокая скорость, но мало памяти), но они не слишком эффективны для этой задачи.

При этом существуют ещё и физические ограничения со стороны гиперскейлеров: в сервере не так много полноценных PCIe-слотов и свободного места + есть жёсткие ограничения по энергопотреблению и охлаждению (чаще всего воздушному). Всё это было учтено компанией Esperanto, чьей специализацией является разработка чипов на базе архитектуры RISC-V. На днях она получила первые образцы ИИ-ускорителя ET-SoC-1, который она сама называет суперкомпьютером-на-чипе (Supercomputer-on-Chip).

Новинка предназначена для инференса рекомендательных систем, в том числе на периферии, где на первый план выходит экономичность. Компания поставила для себя непростую задачу — весь комплекс ускорителей с памятью и служебной обвязкой должен потреблять не более 120 Вт. Для решения этой задачи пришлось применить немало ухищрений. Самое первое и очевидное — создание относительно небольшого, но универсального чипа, который можно было бы объединять с другими такими же чипами с линейным ростом производительности.

Для достижения высокой степени параллелизма основой такого чипа должны стать небольшие, но энергоэффективные ядра. Именно поэтому выбор пал на 64-бит ядра RISC-V, поскольку они «просты» не только с точки зрения ISA, но и по транзисторному бюджету. Чип ET-SoC-1 сочетает в себе два типа ядер RISC-V: классических «больших» ядер (ET-Maxion) с внеочередным выполнением у него всего 4, зато «малых» ядер (ET-Minion) с поддержкой тензорных и векторных вычислений — целых 1088.

На комплекс ядер ET-Maxion возлагаются задачи общего назначения и в ИИ-вычислениях он напрямую не участвует, зато позволяет быть ET-SoC-1 полностью автономным, так как прямо на нём можно запустить Linux. Помогает ему в этом ещё один служебный RISC-V процессор для периферии. А вот ядра ET-Minion довольно простые: внеочередного исполнения инструкций в них нет, зато есть поддержка SMT2 и целый набор новых инструкций для INT- и FP-операций с векторами и тензорами.

За каждый такт ядро ET-Minion способно выполнять 128 INT8-операций с сохранением INT32-результата, 16 FP32-операций или 32 — FP16. «Длинные» тензорные операции могут непрерывно исполняться в течение 512 циклов (до 64 тыс. операций), при этом целочисленные блоки в это время отключаются для экономии питания. Система кешей устроена несколько непривычным образом. На ядро приходится 4 банка памяти, которые можно использовать как L1-кеш для данных и как быструю универсальную память (scratchpad).

Восемь ядер ET-Minion формируют «квартал» вокруг общего для них кеша инструкций, так как на таких задачах велика вероятность того, что инструкции для всех ядер действительно будут одни и те же. Кроме того, это энергоэффективнее, чем восемь индивидуальных кешей, и позволяет получать и отправлять данные большими блоками, снижая нагрузку на L2-кеш. Восемь «кварталов» формируют «микрорайон» с коммутатором и четырьмя банками SRAM объёмом по 1 Мбайт, которые можно использовать как приватный L2-кеш, как часть общего L3-кеша или как scratchpad.

Посредством mesh-сети «микрорайоны» общаются между собой и с другими блоками: ET-Maxion, восемь двухканальных контроллеров памяти, два root-комплекса PCIe 4.0 x8, аппаратный RoT. Суммарно на чип приходится порядка 160 Мбайт SRAM. Контроллеры оперативной памяти поддерживают модули LPDDR4x-4267 ECC (256 бит, до 137 Гбайт/с). Тактовая частота ET-Minion варьируется в пределах от 500 МГц до 1,5 ГГц, а ET-Maxion — от 500 МГц до 2 ГГц.

В рамках OCP-блока Glacier Point V2 компания объединила на одной плате шесть ET-SoC-1 (всего 6558 ядер RISC-V), снабдив их 192 Гбайт памяти (822 Гбайт/с) — это больше, нежели у NVIDIA A100 (80 Гбайт). Такая связка развивает более 800 Топс, требуя всего 120 Вт. В среднем же она составляет 100 ‒ 200 Топс на один чип с потреблением менее 20 Вт. Это позволяет создать компактный M.2-модуль или же наоборот масштабировать систему далее. Шасси Yosemite v2 может вместить 64 чипа, а стойка — уже 384 чипа.

В тесте MLPerf для рекомендательных систем производительность указанной выше связки из шести чипов в пересчёте на Ватт оказалась в 123 раза выше, чем у Intel Xeon Platinum 8380H (250 Вт), и в два-три раза выше, чем у NVIDIA A10 (150 Вт) и T4 (70 Вт). В «неудобном» для чипа тесте ResNet-50 разница с CPU и ускорителем Habana Goya уже не так велика, а вот с решениями NVIDIA, напротив, более заметна.

При этом о поддержке со стороны ПО разработчики также подумали: чипы Esperanto могут работать с широко распространёнными фреймворками PyTorch, TensorFlow, MXNet и Caffe2, а также принимать готовые ONNX-модели. Есть и SDK для C++, а также драйверы для x86-хостов.

Опытные образцы изготовлены на TSMC по 7-нм техпроцессу. Кристалл площадью 570 мм2 содержит 24 млрд транзисторов. Чип имеет упаковку BGA2494 размерами 45 × 45 мм2. Энергопотребление (а вместе с ним и производительность) настраивается в диапазоне от 10 до 60+ Ватт. Потенциальным заказчикам тестовые чипы станут доступны до конца года. Компания также готова адаптировать ET-SoC-1 под другие техпроцессы и фабрики, но демо на базе OCP-платформы и сравнение с Cooper Lake — это недвусмысленный намёк для Facebook, что Esperanto будет рада видеть её в числе первых клиентов.

Постоянный URL: http://servernews.ru/1047568
24.08.2021 [21:42], Владимир Агапов

EdgeQ представила первую в мире базовую станцию «​​5G-на-кристалле»

По мере того, как мобильные сети становятся дезагрегированным и виртуализированным, беспроводным инфраструктурам требуется полностью открытая, программируемая и гибкая платформа 5G, позволяющая добавлять новые функции, будучи при этом экономичной и энергоэффективной. Компания EdgeQ разработала сервис-ориентированный продукт (Chipset-as-a-Service) для удовлетворения этих потребностей, который позволяет клиентам гибко настраивать сервисы 5G и ИИ на основе программно определяемой базовой станции класса «5G-на-кристалле» и при этом платить только за то, что понадобилось.

Ключевой особенностью разработки EdgeQ является комплексная интеграция основных функций, традиционно возлагаемых при построении оборудования 5G RAN на множество различных компонентов. Компании удалось перенести в систему на кристалле (SoC) полный набор решений для клиентов, разрабатывающих радиомодули (RU), распределённые модули (DU) и точки доступа 5G корпоративного уровня, на основе сети открытого радиодоступа (O-RAN).

Важнейшей частью решения «5G на кристалле» стал блок цифровой обработки сигналов (DSP). Компания выбрала открытую архитектуру на основе RISC-V для его построения, вероятно, по причине компактности и энергоэффективности подобных ядер. Лицензировав базовое ядро RV32I у Andes и дополнив его собственными инструкциями, EdgeQ получила 50-ядерный DSP-комплекс. Инструкции рассчитаны на ряд типовых «тяжёлых» нагрузок, связанных с обработкой сигналов и ИИ. Компания не исключает, что набор инструкций будет впоследствии открыт.

Помимо него в состав SoC вошёл кластер центрального процессора (ЦП) составленный из 8 Arm-ядер Neoverse E1 (2 ГГц) общего назначения, подсистема безопасной загрузки, IO-блок, ускорители L2/L3, криптографии, коррекции ошибок (FEC), битовых операций, а также блок для подключения радиоинтерфейсов с разгрузкой типовых операций и DAC/ADC. Все они объединены сверхбыстрой шиной. Благодаря такому сочетанию получилось готовое к использованию решение, которое освобождает клиентов от значительных затрат ресурсов и времени связанных с разработкой оборудования 4G/5G из компонентов различных поставщиков O-RAN.

Физический уровень (PHY) с помощью EdgeQ становится полностью программируемым. Клиенты могут использовать интерфейс nFAPI, чтобы добавить свои собственные расширения сервисов 5G для адаптации под широкий спектр приложений, включая Индустрию 4.0, построение сетей в кампусах и фиксированную беспроводную связь для макросот телекоммуникационного уровня. Фактически заказчику в большинстве случаев потребуется только выбрать и оплатить необходимый уровень функциональности (т.е. получить лицензию на ПО), а также подключить радиотракт.

Конвергенция 5G с ИИ необходима для создания автономного наземного транспорта и цифровых двойников, телемедицины и информационно-развлекательных систем нового поколения. Чтобы изучить эти потребности в деталях компания EdgeQ на протяжении трех лет сотрудничала с ведущими на рынке заказчиками беспроводной инфраструктуры и, по её мнению, создала оптимальную модель с точки зрения затрат на развёртывание, энергопотребления, сетевых и вычислительных возможностей.

OEM-производители получают программную модель разработки, не только объединяющую 5G и ИИ, но и совместимую с существующими протоколами сотовой связи, такими как 4G и другие. А для быстрого освоения новой платформы, для них доступна ещё и оценочная плата, на которой помимо самой SoC EdgeQ установлены компоненты радиочастотного тракта и всей необходимой обвязки. Один чип EdgeQ может обслуживать один сектор типовой БС или работать в составе микросоты. При этом сама платформа легко масштабируется.

Разработку поддержали ведущие инвесторы, в том числе Threshold Ventures, Fusion Fund и AME Cloud Ventures. Основанный три года назад стартап EdgeQ получил к концу 2020 г. в общей сложности $51 млн инвестиций и «вышел из тени». Теперь компания готова к массовому производству. По словам генерального директора EdgeQ Винея Равури (Vinay Ravuri), чип выйдет из стен лаборатории примерно через 1,5 месяца. Опытные образцы уже доступны потенциальным заказчикам. Производиться новинка будет на TSMC с использованием FinFET, но техпроцесс и потребление чипа разработчики пока назвать не готовы.

Постоянный URL: http://servernews.ru/1047417
28.07.2021 [20:55], Владимир Агапов

В релизе 21G2 SiFive появились новые RISC-V ядра: Performance P550, P270 и Intelligence X280

С тех пор как Nvidia объявила о намерении купить ARM, альтернативная открытая архитектура процессоров на основе набора команд RISC-V приобретает всё большую популярность. Многие компании, университеты и другие организации являются членами некоммерческой организации RISC-V International, занимающейся координацией разработок, а компания SiFive — один из крупных разработчиков IP-блоков, на которых идеи новых процессоров воплощаются в кремнии.

В портфеле компании имеются ядра RISC-V для чипов различного класса — от маломощных E2 до U8, производительность которых сопоставима с Cortex-A7x. В апреле этого года SiFive уже выпускала обновление 21G1, где основное внимание было уделено улучшению характеристики существующих ядер, связанных с операциями с плавающей точкой и уменьшением объёма кода.

А вчера вышло ещё одно, 21G2, в котором не только сделаны очередные улучшения во всем портфеле ядер, но и стали доступны новые модели: Performance P550, который компания характеризует как самое быстрое на сегодняшний день коммерческое процессорное RISC-V ядро, а также Performance P270 и Intelligence X280, оптимизированные для работы периферии.

Среди общих улучшений выделяется результат для серии ядер Essential 7, которые стали производительнее на 10-15% по сравнению с релизом 21G1. В числе других изменений — новый блок ремаппинга адресов и повышение эффективности тактового генератора.

Также компания обновила платформу Linux-разработки на базе ПЛИС, которая обеспечивает простой и быстрый способ оценки всех решений SiFive. Новый набор инструментов SiFive Toolsuite, ориентированный на компиляторы GCC и LLVM, пополнился утилитой Recode, которая автоматически переносит код ARM Neon на процессоры SiFive с поддержкой RVV.

Более подробную информацию о релизе 21G2 можно прочитать в блоге Дрю Барбье (Drew Barbier) на сайте компании SiFive. Напомним, что Intel недавно оценила SiFive в $2 млрд, что является ещё одним свидетельством её достижений.

Постоянный URL: http://servernews.ru/1045420
14.07.2021 [18:06], Владимир Агапов

Платы c Wi-Fi и Bluetooth на базе ESP32-C3 появились в розничной продаже  по цене $4

Компания Espressif, разрабатывающая чипы и модули беспроводной связи для встраиваемых систем и Интернета вещей (IoT) завоевала особую популярность в среде DIY-этузиастов благодаря своим решениям ESP8266 и ESP32 на основе процессорных ядер Tensilica Xtensa, сочетающих экономичность с хорошим набором функциональных возможностей.

Продолжая оттачивать баланс этих важнейших качеств, Espressif начала переход на открытую процессорную архитектуру, представив в декабре 2020 г. ESP32-C3. Это система на кристалле (SoC) с одноядерным микроконтроллером RISC-V и встроенными Wi-Fi (2,4 ГГц), Bluetooth LE 5.0, ADC, PWM, GPIO и другими востребованными в IoT-сфере функциями. Однако до недавнего времени собственные отладочные платы компании ESP32-C3-DevKitM-1 были доступны в ограниченном количестве в качестве «инженерных образцов».

Несколько месяцев назад компания AI Thinker анонсировала серийный выпуск собственных плат ESP32-C3S_Kit и ESP-C3-01M-Kit с возможностью заказа партиями от 100 шт. по цене $1,38 за единицу. Теперь они доступны и в онлайн-рознице всего по $4/шт. Кроме того, к выпуску подобных плат подключились и сторонние производители, предлагающие свои продукты на основе той же SoC ESP32-C3 и прошивки NodeMCU. Их цена находится в диапазоне от $2 до $5.

Основные характеристики обоих плат определяются возможностями микросхемы ESP32-C3. Она выполнена в 32-выводном корпусе, рассчитанном на индустриальный диапазон температур (от -40 до +85 °C). Тактовая частота равна 160 МГц, а объём SRAM составляет 400 Кбайт. Реализована поддержка 802.11 b/g/n/mc (до 150 Мбит/с), Bluetooth 5 (до 2 Мбайт/c), а также функций безопасной загрузки на основе RSA-3072 и флеш-шифрования с аппаратным ускорением AES-128-XTS.

Потребление в рабочем режиме достигает 325 мА, в режимах ожидания 15-20 мА, лёгкого сна 0,13мА, глубокого сна 0,005 мА. Доступны следующие интерфейсы: три SPI, по одному I2S и 1 I2C, два UART, шесть PWM, два ADC (по 6 каналов разрешением 12 бит), 22 GPIO. Впрочем, не все линии ESP32-C3 могут быть разведены на той или иной плате, на это следует обращать внимание в их спецификации.

Плата ESP32-C3S_Kit (25,5 × 18,0 мм) имеет встроенную PCB-антенну, радиоразъём IPEX (который может быть не распаян), порт Micro-USB на основе моста USB-TTL CH340C (для программирования и питания), 4 Мбайт Flash и 30 выводов, куда выведены линии GPIO, SPI, UART, ADC, I2S, 3.3V, GND. Также имеются RGB-светодиод, кнопки сброса и общего назначения. Обеспечена совместимость с одним из самых популярных на рынке модулем ESP32-WROOM-32D.

Плата ESP-C3-01M-Kit имеет почти тот же набор функций, но более компактное исполнение (18,0 × 18,0 мм), за счёт немного увеличенной высоты и использования меньшего числа линий ввода-вывода (20 выводов, недоступен один из интерфейсов SPI). Разъём для подключения внешней антенны не предусмотрен.

На сайте производителя доступен официальный фреймворк Espressif для разработки приложений ESP-IDF. Компания также предлагает платформу ESP RainMaker для быстрого прототипирования устройств IoT с возможностью управления через облачные инструменты в Amazon AWS.

Постоянный URL: http://servernews.ru/1044152
14.07.2021 [16:08], Сергей Карасёв

«Ростех» потратит 27,8 млрд руб. на создание российского процессора RISC-V для серверов и корпоративных систем

Государственная корпорация «Ростех» в течение ближайших лет намерена разработать процессор на архитектуре RISC-V. Предполагается, что он найдёт применение в серверах и другой компьютерной технике для различных корпоративных заказчиков и государственных учреждений. О проекте рассказала газета «Ведомости».

Сообщается, что создание нового чипа будет осуществляться совместно с разработчиком систем хранения данных и серверов Yadro, входящим в «ИКС холдинг» Алишера Усманова. Yadro, напомним, c 2019 года контролирует Syntacore, известного российского разработчика решений RISC-V. По данным CNews, новый процессор получит 8 ядер с частотой 2 ГГц и будет производиться по 12-нм техпроцессу.

Здесь и ниже изображения pixabay.com

Здесь и ниже изображения pixabay.com

Реализация инициативы обойдётся примерно в 27,8 млрд рублей. Из них 18 млрд рублей выделят «Ростех» и его дочернее предприятие «Национальные технологии», а ещё 9,8 млрд рублей планируется получить из федерального бюджета. Первые отечественные процессоры нового поколения на архитектуре RISC-V должны быть готовы к 2025 году. Применять чипы планируется не только в серверах и компьютерах, но и в другом оборудовании.

Заказчиками выступят структуры «Ростеха», а также подведомственные учреждения Минобрнауки, Минпросвещения и Минздрава. «В 2025 г. организаторы проекта планируют продать 60 000 комплексов на базе новых процессоров — в денежном выражении продажи должны составить 7 млрд руб., предусматривает его бизнес-план», — пишут «Ведомости».

Постоянный URL: http://servernews.ru/1044219
17.06.2021 [14:37], Владимир Агапов

Cortus объявила о создании процессорного ядра RISC-V для высокопроизводительных вычислений

Компания Cortus, работающая с 2005 года на рынке услуг дизайна интегральных схем специального назначения (ASIC) и систем на кристалле (SoC), объявила на днях о разработке 64-бит процессорного Out-of-Order (OoO) ядра RISC-V для высокопроизводительных вычислений. Разработка спонсирована ЕС в рамках проекта eProcessor и проведена под патронажем Барселонского суперкомпьютерного центра (Barcelona Supercomputing Center, BSC).

В новом изделии компания реализовала полную поддержку когерентности кеш-памяти, что делает его пригодным для создания сложных мультипроцессорных систем. На его основе компания планирует выпустить модели процессоров, оптимизированные для ЦОД, искусственного интеллекта (AI), систем автопилота и помощи водителю (ADAS), а также других приложений.

Cortus является одним из первых участников RISC-V Foundation. В предыдущие годы она в основном ориентировалась на встраиваемые решения со сверхнизким энергопотреблением и создание для них комплексного набора инструментов разработчика: IDE, компиляторов, ассемблера, компоновщика, отладчика и трассировщика (с поддержкой профилирования и MC/DC для сертификации безопасности).

Проект eProcessor, координация которого возложена как раз на BSC, создан для формирования полноценной экосистемы RISC-V (аппаратные решения и ПО) с полностью открытым исходным кодом. В рамках проекта планируется разработка высокопроизводительного и энергоэффективного RISC-V процессора (в сочетании с ускорителями и специализированным ПО) для задач HPC, HPDA, ML/DL. Суммарный бюджет проекта составляет почти €8 млрд, из которых половина приходится на финансирование со стороны ЕС.

BSC также занимается проектированием одного из первых европейских суперкомпьютеров экзафлопсного класса на основе чипов RISC-V при финансировании EuroHPC в размере €1,2 млрд. Работы планируется завершить к 2024 году. Вокруг BSC уже сформировалась небольшая группа компаний по разработки чипов RISC-V. Это, в частности, Esperanto Technologies, создающая ускорители, и SiFive, разработавшая серийно выпускаемые микропроцессоры Freedom U740. В активе BSC есть и экспериментальный чип Lagarto.

В ЕС также работает консорциум European Processor Initiative (EPI), созданный для разработки и внедрения европейских чипов в различных областях — от встраиваемых компьютеров до серверов. Работу над RISC-V процессором непосредственно для европейских суперкомпьютеров в 2020 г. начала компания Silicon Pearl (SiPearl). Правда, сейчас компания готовит первый HPC-процессор Rhea на базе ARM. EPI же завершил создание первых тестовых HPC-ускорителей EPAC 1.0 на базе RISC-V.

Постоянный URL: http://servernews.ru/1041988
Система Orphus