Российский альянс RISC-V, объединяющий крупнейшие компании в области электроники, включая Аквариус», YADRO, «Байкал Электроникс» и др., представил на форуме «Микроэлектроника-2025» планы по внедрению этой архитектуры, передаёт «Коммерсантъ». Согласно данным альянса, с 2024 года российские компании выпустили более 3 млн продуктов на RISC-V-архитектуре.

По количеству запущенных на RISC-V в серию чипов прирост отмечен только у микроконтроллеров — с двух чипов, разработанных АО «Микрон» (ГК «Элемент») и АО «НИИЭТ» в 2024 году, до серии микроконтроллеров BE-U1000 от «Байкал Электроникс» и шести прототипов вышеназванных компаний в 2025 году. На основе этих чипов на текущий момент насчитывается больше десяти моделей изделий против пяти в 2024 году. В 2026 году альянс планирует запустить все объявленные прототипы в серийное производство, увеличив количество новых моделей устройств до более чем 30.

Источник изображения: «Байкал Электроникс»

«Байкал Электроникс» также анонсировала выпуск 1-ГГц ИИ-ускорителя Baikal AI производительностью 30 TOPS при 30-Вт энергопотреблении, который получит управляющее RISC-V-ядро. Управляющие ядра на базе этой архитектуры использует, например, Google в своих TPU.

Согласно докладу, на рынке насчитывается четыре линейки лицензированных ядер, разрабатываемых двумя компаниями. Новые ядра появятся не раньше 2026 года. Председатель технологического комитета альянса RISC-V Сергей Якушкин назвал наличие нескольких компаний-разработчиков, а также университетских проектов и ядер с открытым исходным кодом основным преимуществом архитектуры. В связи с этим он отметил снижение риска зависимости от конкретного поставщика для производителей конечных устройств.

Российская компания «Байкал Электроникс» представила универсальный микроконтроллер Baikal-U (BE-U1000), который является отечественным аналогом линейки микроконтроллеров STM32F4хх–F7хх, обладая схожими техническими характеристиками. Он может использоваться на объектах КИИ в составе комплексов АСУ ТП, датчиков безопасности, приборов учёта, устройств ввода-вывода и интернета вещей (IoT), а также в системах управления беспилотными аппаратами.

Baikal-U основан на открытой архитектуре RISC-V. Он использует два 32-бит ядра CloudBEAR BR-350 с максимальной рабочей частотой 200 Мгц и производительностью 3,59 CoreMark/МГц и одно 32-бит ядро CloudBEAR BM-310 с частотой до 100 Мгц и производительностью 3,42 CoreMark/МГц. Чип оснащён 192 Кбайт SRAM (в т.ч. 160 Кбайт TCM) и 256 Кбайт встроенной флеш-памяти (eFlash). Максимальный объём непосредственно адресуемой внешней флеш-памяти составляет 16 Мбайт (в XIP-режиме).

Источник изображений: «Байкал Электроникс»

Спецификации устройства включают три 12-разрядных АЦП с восемью мультиплексируемыми каналами с поддержкой дифференциальных входов, частотой дискретизации 1 МSps и функцией измерения температуры. Также сообщается о четырёх таймерах с четырьмя каналами ШИМ (PWMA), двух одноканальных таймерах общего назначения (PWMG), двух четырёхканальных таймерах общего назначения, двух сторожевых таймерах, двух DMA-контроллерах и 48 линиях GPIO.

Перечень интерфейсов также включает порт USB2.0 OTG со встроенным PHY, 8 × UART, 4 × SPI (по два ведущих и ведомых), 4 × I2C, 2 × QSPI, 2 × I2S и 2 × CAN FD. Микроконтроллер поддерживает входное напряжение 3,3 В (опционально 1,7 В и 1,2 В). Максимальный потребляемый ток — 250 мА. Заявлена встроенная поддержка MicroPython. Для разработчиков доступно две содификации варианта отладочных плат (EVU-BA и EVU-LI), а также несколько вариантов управляющих плат.

Благодаря использованию в Baikal-U ядер отечественной компании CloudBEAR на открытой архитектуре RISC-V обеспечивается технологический суверенитет и независимость от иностранных разработок и ограничений, связанных с лицензионными соглашениями, говорит компания. В настоящее время устройство проходит процедуру регистрации в Реестре российской промышленной продукции. Розничная цена Baikal-U (BE-U1000) составляет 950 руб. (без НДС). Компания объявила о готовности обеспечить крупные серийные поставки со значительными скидками.

SiFive представила семейство ядер Intelligent второго поколения с архитектурой RISC-V, включающее новые ядра X160 Gen 2 и X180 Gen 2, а также обновлённые решения X280 Gen 2, X390 Gen 2 и XM Gen 2. Новые решения разработаны для расширения возможностей скалярной, векторной и, в случае серии XM, матричной обработки данных, адаптированных для современных задач в сфере ИИ.

Как отметил ресурс EE Times, анонсируя новую линейку продуктов, SiFive стремится воспользоваться быстрорастущим спросом на решения для обработки ИИ-нагрузок, который, по прогнозам Deloitte, вырастет как минимум на 20 % во всех технологических средах, включая впечатляющий скачок на 78 % в сфере периферийных вычислений с использованием ИИ.

Ядра SiFive второго поколения позволяют решать критически важные задачи в области внедрения ИИ, в частности, в области управления памятью и ускорения нелинейных функций. Ключевым нововведением в процессорах серии X является их способность функционировать в качестве блока управления ускорителем (ACU). Это позволяет ядрам SiFive обеспечивать основные функции управления и поддержки для ускорителя заказчика через интерфейсы SiFive Scalar Coprocessor Interface (SSCI) и Vector Coprocessor Interface eXtension (VCIX). Данная архитектура позволяет заказчикам сосредоточиться на инновациях в обработке данных на уровне платформы, оптимизируя программный стек.

Источник изображений: SiFive/ServeTheHome

Джон Симпсон (John Simpson), главный архитектор SiFive, сообщил ресурсу EE Times, что интеллектуальные ядра SiFive обеспечивают гибкость, сокращают трафик системной шины за счёт локальной обработки на чипе ускорителя и обеспечивают более тесную связь для задач пред- и постобработки. Он рассказал, что SiFive представила два важных усовершенствования в архитектуре, которые напрямую устраняют узкие места производительности: устойчивость к задержкам памяти и более эффективную подсистему памяти.

Функцию Memory Latency Tolerance позволяет снизить задержку загрузки. Симпсон рассказал, что блок скалярных вычислений, обрабатывающий все инструкции, отправляет векторные инструкции в очередь векторных команд (VCQ). При обнаружении такого инструкции одновременно отправляется запрос в подсистему памяти (кеш L2 или выше). Ранняя отправка запросов, отделённая от исполнения, позволяет быстрее получить ответ от памяти и поместить его в переупорядочиваемую настраиваемую очередь загрузки векторных данных (VLDQ). Это гарантирует готовность данных к моменту, когда инструкция в конечном итоге покинет VCQ, что приводит к «загрузке вектора в течение одного цикла».

Симпсон подчеркнул конкурентное преимущество решения, отметив: «Xeon, представленный на Hot Chips, может обслуживать 128 невыполненных запросов, и это топовый показатель для Xeon, а в нашем четырёхъядерном процессоре этот показатель составляет 1024». Эта «прекрасная технология» обеспечивает непрерывную обработку данных, эффективно предотвращая простои конвейера.

Более эффективная подсистема памяти, которая представляет собой ещё одно существенное обновление, основана на переходе от инклюзивной к неинклюзивной иерархии кешей. В инклюзивной системе кеширования предыдущего поколения данные из общего кеша L3 реплицировались в частные кеши L1/L2, что компания посчитала неэффективным расходом «кремния». Конструкция ядер второго поколения исключает копирование, что, по словам Симпсона, даёт «в 1,5 раза большую производительность по сравнению с первым поколением» при меньшей занимаемой площади на кристалле.

SiFive также интегрировала новый аппаратный конвейерный экспоненциальный блок. В то время как MAC-операции доминируют в рабочих ИИ-нагрузках, возведение в степень становится следующим серьёзным узким местом. Например, в BERT LLM, ускоренных матричным движком, операции softmax, включающие возведение в степень, занимают более 50 % оставшихся циклов. Программными оптимизациями SiFive сократила выполнение функции возведения в степень с 22 до 15 циклов, а новый аппаратный блок сокращает её до одной инструкции, уменьшая общее время выполнения функции до пяти циклов.

Программный стек для семейства Intelligence второго поколения поддерживает масштабируемость. В серии XM среда выполнения машинного обучения уже распределяет рабочие нагрузки между несколькими кластерами XM на одном кристалле. Впрочем, пока масштабирование за пределы одного кристалла требует дальнейшей разработки библиотеки межпроцессорного взаимодействия (IPC).

Флагманские решения X160 Gen 2 и X180 Gen 2 могут быть настроены для работы под управлением операционной системы реального времени, пишет SiliconANGLE. 32-бит IP-ядро Intelligence X160 разработано для оптимизации энергоэффективности и приложений с жесткими ограничениями по площади кристалла, в то время как 64-бит IP-ядро Intelligence X180 обеспечивает более высокую производительность и лучшую интеграцию с более крупными подсистемами памяти, сообщил ресурс CNX-Software.

X160 поставляется с кеш-памятью объёмом до 200 КиБ и памятью объёмом 2 МиБ. Помимо промышленного оборудования, ядро может найти применение в потребительских устройствах, таких как фитнес-трекеры. Кроме того, X160 можно установить в системах с несколькими ИИ-ускорителями для управления чипами и предотвращения изменения прошивки. Благодаря двум встроенным кешам общей ёмкостью более 4 МиБ ядро позволяет работать с большим объёмом данных. По данным SiFive, X160 подходит для обучения ИИ-моделей и использования в оборудовании ЦОД.

В свою очередь, ядро X280 ориентировано на потребительские устройства, такие как гарнитуры дополненной реальности, а X390 также может использоваться в автомобилях и инфраструктурных системах. Последнее ядро выполняет векторную обработку в четыре раза быстрее, чем X280.

Все пять продуктов Intelligence Gen 2 уже доступны для лицензирования, а появление первых чипов на их основе ожидается во II квартале 2026 года. SiFive сообщила, что два ведущих американских производителя полупроводников лицензировали новую серию X100 ещё до её публичного анонса. Они используют IP-ядро X100 в двух различных сценариях: одна компания задействует сочетание скалярного векторного ядра SiFive с матричным движком, выступающим в качестве блока управления ускорителем, а вторая использует векторный движок в качестве автономного ИИ-ускорителя.

Стартап Axelera AI B.V. из Нидерландов анонсировал ускоритель Metis M.2 Max, предназначенный для ИИ-инференса на периферии. Новинка может использоваться, в частности, для работы с большими языковыми моделями (LLM) и визуально-языковыми моделями (VLM).

Metis M.2 Max представляет собой улучшенную версию изделия Metis M.2, дебютировавшего в 2023 году. В основу положен чип Axelera Metis AIPU, содержащий четыре ядра с открытой архитектурой RISC-V: ИИ-производительность достигает 214 TOPS на операциях INT8. Ускорители выполнены в форм-факторе M.2 2280, а для обмена данными служит интерфейс PCIe 3.0 x4.

У модели Metis M.2 Max по сравнению с оригинальной версией в два раза повысилась пропускная способность памяти (точные значения не приводятся). Её объём в зависимости от модификации составляет 1, 4, 8 или 16 Гбайт. Реализованы расширенные средства обеспечения безопасности, включая защиту целостности прошивки.

Новинка будет предлагаться в вариантах со стандартным и расширенным диапазоном рабочих температур: в первом случае он простирается от -20 до +70 °C, во втором — от -40 до +85 °C. Благодаря этому, как утверждается, Metis M.2 Max подходит для применения в самых разных областях, в том числе в промышленном секторе, розничной торговле, в сферах здравоохранения и общественной безопасности и пр.

Источник изображения: Axelera AI

Разработчикам компания Axelera AI предлагает комплект Voyager SDK, который позволяет полностью раскрыть потенциал чипа Metis AIPU и упрощает развёртывание коммерческих приложений. Продажи ИИ-ускорителя Metis M.2 Max начнутся в IV квартале текущего года. Устройство будет поставляться отдельно и в комплекте с опциональным низкопрофильным радиатором охлаждения.

Американский стартап Rivos, по сообщению ресурса The Information, намерен получить финансирование в объеме до $500 млн, что увеличит его рыночную стоимость до $2 млрд. Средства в случае их привлечения помогут ускорить вывод на рынок ИИ-ускорителей нового типа, которые, как ожидается, смогут составить конкуренцию изделиям NVIDIA.

Фирма Rivos, базирующаяся в Санта-Кларе (Калифорния, США), основана в 2021 году. Она занимается проектированием чипов на открытой архитектуре RISC-V: отсюда и название стартапа — RISC-V Open Source. Создаваемые изделия предназначены для приложений ИИ и больших языковых моделей (LLM). Штат Rivos насчитывает приблизительно 450 сотрудников.

Источник изображения: unsplash.com / Steve Johnson

Компания уже завершила разработку первого RISC-V-ускорителя: чип передан в опытное производство на предприятие TSMC. Осведомлённые источники утверждают, что массовый выпуск новинки может быть организован в 2026-м. Rivos якобы планирует сотрудничать с некой «крупной публичной компанией по созданию микрочипов» для разработки будущих ускорителей. Кроме того, стартап близок к заключению сделки по поставкам своей продукции неназванному партнёру.

На сегодняшний день компания привлекла около $370 млн финансирования. В частности, $250 млн было получено в апреле 2024 года в ходе инвестиционного раунда Series-A3, в котором приняли участие Matrix Capital Management, Intel Capital, Dell Technologies Capital, MediaTek и др.

В 2022-м Rivos столкнулся с судебным иском со стороны Apple. Компания из Купертино обвинила стартап в том, что он нанял на работу ряд бывших инженеров Apple, а затем использовал полученную от них конфиденциальную информацию для разработки собственных изделий. Rivos отвергла обвинения и подала встречный иск. Однако, как сообщалось, в ходе разбирательства компания уволила около 6 % своих сотрудников и отложила раунд финансирования Series A. Стороны окончательно урегулировали претензии в феврале 2024 года.

Южнокорейский стартап Xcena анонсировал свой первый продукт — вычислительную память MX1. Избранные партнёры начнут получать образцы изделий с октября, тогда как массовое производство запланировано на 2026 год.

Решение MX1 обладает поддержкой PCIe 6.0 и CXL 3.2. Новинка позволяет расширить основную память системы, добавив до 1 Тбайт в виде четырёх модулей DDR5 DIMM ёмкостью 256 Гбайт каждый. Реализована технология NDP (Near Data Processing), которая сводит к минимуму задержку при перемещении данных между интерфейсами и значительно снижает совокупную стоимость владения для приложений, требующих обработки больших объемов информации.

Для выполнения вычислений в оперативной памяти используются «тысячи ядер» на открытой архитектуре RISC-V. Изделия MX1 позволяют существенно ускорить выполнение таких задач, как операции с векторными и графовыми базами данных, анализ информации и пр. При этом снижается нагрузка на CPU. Прототип на базе FPGA продемонстрировал сокращение времени обработки запросов при работе с базами данных на 46 % по сравнению с серверными CPU. Теоретически выигрыш может достигать 95 % при реализации в виде ASIC.

Источник изображения: Xcena

Чип задействует 4-нм техпроцесс Samsung Foundry. Упомянута поддержка ECC. Компания Xcena предоставляет полностью интегрированный комплект для разработчиков (SDK), состоящий из низкоуровневых драйверов, библиотек среды выполнения и вспомогательных инструментов, которые помогают создавать прототипы и развертывать MX1 с минимальными усилиями по интеграции.

Участники проекта Barcelona Zettascale Laboratory (BZL), координируемого Барселонским суперкомпьютерным центром (BSC) в Испании, по сообщению ресурса EETimes, достигли фазы Tape-out в рамках разработки европейских процессоров Cinco Ranch на открытой архитектуре RISC-V.

Tape-out — это финальная стадия проектирования интегральных схем или печатных плат перед их отправкой в производство. Данный процесс предполагает перенос цифрового макета чипа на фотошаблон для последующего изготовления. Производством изделий займётся предприятие Intel Foundry с применением техпроцесса Intel 3.

Cinco Ranch представляет собой пятое поколение чипов серии Lagarto. По сути, это «система на кристалле» (SoC) промышленного класса с высокой энергетической эффективностью. Конструкция чипа включает три отдельных специализированных ядра, каждое из которых оптимизировано под определённые вычислительные задачи. В частности, присутствует ядро Sargantana (RV64G) с однопоточным выполнением инструкций по порядку. Кроме того, имеется двухпоточное ядро Lagarto Ka с внеочередным исполнением машинных инструкций. Довершает картину высокопроизводительное 6-поточное ядро Lagarto Ox (RV64GC) с внеочередным исполнением инструкций. Нужное ядро выбирается в момент загрузки системы.

Источник изображения: BSC

Решение Cinco Ranch содержит 16-канальный векторный блок Vitruvius++ VPU и трёхуровневую систему кеша. Реализована поддержка памяти DDR5 и интерфейса PCIe 3.0. Площадь чипа составляет 16 мм².

Главной целью проекта BZL является разработка суверенных суперкомпьютерных технологий в Европе. Предполагается, что создаваемые чипы найдут применение в различных областях, включая НРС-платформы, автономные транспортные средства, системы ИИ и пр. После всестороннего тестирования чипов Cinco Ranch будет освоено их массовое производство.

Российская компания «Байкал Электроникс» организовала производство отечественных микроконтроллеров BE-U1000: внимание на это обратил ресурс CNews. Изделия могут применяться в объектах управления, инженерной инфраструктуры, промышленной автоматизации, устройствах IoT, АСУ ТП, в автомобилестроении и пр.

Новинка выполнена на открытой архитектуре RISC-V. Задействованы два ядра CloudBEAR BR-350 с максимальной частотой 200 МГц и производительностью 3,42 CoreMark/МГц, а также одно ядро CloudBEAR BM-310 с частотой до 100 МГц и быстродействием 3,6 CoreMark/МГц. В оснащение входят три 12-разрядных АЦП (8 мультиплексируемых каналов с поддержкой дифференциальных входов; частота дискретизации — 1 МSps).

Источник изображения: gisp.gov.ru

Микроконтроллер располагает 32 Кбайт памяти SRAM и 256 Кбайт встроенной флеш-памяти. Максимальный объём непосредственно адресуемой внешней флеш-памяти составляет 16 Мбайт (в XIP-режиме). Присутствуют четыре таймера с четырьмя каналами ШИМ (три комплементарных и одиночный PWMA), два одноканальных таймера общего назначения (PWMG), два таймера TIM, два сторожевых таймера WDT, встроенный датчик температуры, два DMA-контроллера, внутренний генератор с частотой от 12 до 32 МГц, 48 линий GPIO.

В число реализованных интерфейсов входят USB 2.0 OTG+PHY (HS), 2 × CAN FD, 8 × UART (2 × UART с поддержкой RS-485), 4 × SPI (по два ведущих и ведомых), 2 × QSPI; 4 × I2C, 2 × I2S. Изделие выполнено в корпусе QFN-88 с размерами 10 × 10 мм. Подсистема питания поддерживает входное напряжение 3,3 В (1,7 В и 1,2 В опционально) и опорное напряжение 1,0 В. Максимальный потребляемый ток домена питания VDDIO составляет 250 мА, домена V1P2 — 250 мА.

Ведётся работа по включению микроконтроллера в реестр Минпромторга. Новинка производится в соответствии с ГОСТ 18725-83: микросхемы интегральные, общие технические условия. Код по ОКПД 2 — 26.11.3: схемы интегральные электронные. Код по ТН ВЭД — 8542 31: схемы электронные интегральные — процессоры и контроллеры, объединенные или не объединенные с запоминающими устройствами, преобразователями, логическими схемами, усилителями, синхронизаторами или другими схемами.

Компания NVIDIA в ходе саммита RISC-V 2025 в Китае объявила о том, что ее платформа параллельных вычислений CUDA обзавелась поддержкой открытой архитектуры RISC-V. Это событие отражает растущий интерес к чипам RISC-V в сегменте дата-центров.

Представленное решение предполагает использование типичной конфигурации: графический ускоритель обрабатывает параллельные рабочие нагрузки, тогда как CPU на основе RISC-V отвечает за функционирование системных драйверов, логики приложений и операционной системы. Такая модель позволяет CPU полностью координировать GPU-вычисления в среде CUDA.

Источник изображения: RISC-V International (X/@risc_v)

Кроме того, в дополнение к CPU с архитектурой RISC-V и ускорителю NVIDIA может быть задействован специализированный сопроцессор для обработки данных (DPU). Таким образом, могут формироваться гетерогенные вычислительные среды, в которых процессор RISC-V играет ключевую роль в управлении рабочими нагрузками. Предполагается, что чипы RISC-V будут использоваться на периферийных устройствах с поддержкой CUDA, включая решения с модулями NVIDIA Jetson.

Поддержка RISC-V расширяет возможности CUDA в системах, где предпочтение отдаётся открытым наборам команд или где требуются специально оптимизированные чипы. По сути, NVIDIA создаёт мост между проприетарным стеком CUDA и открытой архитектурой RISC-V, которая активно развивается по всему миру, в том числе в Китае.

Источник изображения: NVIDIA

Ранее ряд китайских компаний, включая T-Head (принадлежит гиганту Alibaba Group Holding), Shanghai Shiqing Technology, Juquan Optoelectronics, Xinsiyuan Microelectronics и StarFive, сформировали патентный альянс в сфере RISC-V. Разработкой RISC-V-процессоров занимается научно-исследовательский институт Damo Academy (подразделение Alibaba Group Holding), Китайская академия наук, а также ряд других участников местного рынка. Не имея возможности поставлять флагманские ИИ-ускорители в Китай из-за американских санкций, NVIDIA вынуждена искать другие способы развития экосистемы CUDA в КНР.

Компания Rockchip, по сообщению ресурса CNX Software, представила в Китае ИИ-ускоритель RK182X, предназначенный для работы с большими языковыми моделями (LLM) и визуально-языковыми моделями (VLM) на периферии. Новинка ориентирована на совместное использование с другими SoC Rockchip.

Изделие получило многоядерную архитектуру RISC-V (точное количество ядер пока не раскрывается). В зависимости от модификации задействованы 2,5 или 5 Гбайт памяти DRAM со «сверхвысокой пропускной способностью» (ПСП тоже не раскрывается). Реализована поддержка интерфейсов PCIe 2.0, USB 3.0 и Ethernet.

По заявлениям Rockchip, ИИ-ускоритель RK182X способен обрабатывать LLM/VLM, насчитывающие до 7 млрд параметров. В частности, таким моделям требуется примерно 3,5 Гбайт памяти при использовании режимов INT4/FP4. Говорится о совместимости с фреймворками PyTorch, ONNX и TensorFlow, а также форматом HuggingFace GGUF (GPT-Generated Unified Format).

Источник изображений: CNX Software

ИИ-ускоритель спроектирован для применения в связке с такими процессорами Rockchip, как RK3576/RK3588 и другими, вероятно, включая решения RK3668 и RK3688, которые были также представлены вчера. Эти чипы содержат собственный интегрированный NPU-модуль с производительностью 6 TOPS или более для обработки ИИ-нагрузок.

Однако благодаря применению отдельного ускорителя ИИ-быстродействие на определённых задачах может быть повышено в 8–10 раз. Rockchip, в частности, обнародовала скоростные показатели RK182X для таких популярных моделей, как DeepSeek-R1-Distill-Qwen-7B, Qwen2.5-1.5B и Qwen2.5-3B.