SiFive представила семейство ядер Intelligent второго поколения с архитектурой RISC-V, включающее новые ядра X160 Gen 2 и X180 Gen 2, а также обновлённые решения X280 Gen 2, X390 Gen 2 и XM Gen 2. Новые решения разработаны для расширения возможностей скалярной, векторной и, в случае серии XM, матричной обработки данных, адаптированных для современных задач в сфере ИИ.

Как отметил ресурс EE Times, анонсируя новую линейку продуктов, SiFive стремится воспользоваться быстрорастущим спросом на решения для обработки ИИ-нагрузок, который, по прогнозам Deloitte, вырастет как минимум на 20 % во всех технологических средах, включая впечатляющий скачок на 78 % в сфере периферийных вычислений с использованием ИИ.

Ядра SiFive второго поколения позволяют решать критически важные задачи в области внедрения ИИ, в частности, в области управления памятью и ускорения нелинейных функций. Ключевым нововведением в процессорах серии X является их способность функционировать в качестве блока управления ускорителем (ACU). Это позволяет ядрам SiFive обеспечивать основные функции управления и поддержки для ускорителя заказчика через интерфейсы SiFive Scalar Coprocessor Interface (SSCI) и Vector Coprocessor Interface eXtension (VCIX). Данная архитектура позволяет заказчикам сосредоточиться на инновациях в обработке данных на уровне платформы, оптимизируя программный стек.

Источник изображений: SiFive/ServeTheHome

Джон Симпсон (John Simpson), главный архитектор SiFive, сообщил ресурсу EE Times, что интеллектуальные ядра SiFive обеспечивают гибкость, сокращают трафик системной шины за счёт локальной обработки на чипе ускорителя и обеспечивают более тесную связь для задач пред- и постобработки. Он рассказал, что SiFive представила два важных усовершенствования в архитектуре, которые напрямую устраняют узкие места производительности: устойчивость к задержкам памяти и более эффективную подсистему памяти.

Функцию Memory Latency Tolerance позволяет снизить задержку загрузки. Симпсон рассказал, что блок скалярных вычислений, обрабатывающий все инструкции, отправляет векторные инструкции в очередь векторных команд (VCQ). При обнаружении такого инструкции одновременно отправляется запрос в подсистему памяти (кеш L2 или выше). Ранняя отправка запросов, отделённая от исполнения, позволяет быстрее получить ответ от памяти и поместить его в переупорядочиваемую настраиваемую очередь загрузки векторных данных (VLDQ). Это гарантирует готовность данных к моменту, когда инструкция в конечном итоге покинет VCQ, что приводит к «загрузке вектора в течение одного цикла».

Симпсон подчеркнул конкурентное преимущество решения, отметив: «Xeon, представленный на Hot Chips, может обслуживать 128 невыполненных запросов, и это топовый показатель для Xeon, а в нашем четырёхъядерном процессоре этот показатель составляет 1024». Эта «прекрасная технология» обеспечивает непрерывную обработку данных, эффективно предотвращая простои конвейера.

Более эффективная подсистема памяти, которая представляет собой ещё одно существенное обновление, основана на переходе от инклюзивной к неинклюзивной иерархии кешей. В инклюзивной системе кеширования предыдущего поколения данные из общего кеша L3 реплицировались в частные кеши L1/L2, что компания посчитала неэффективным расходом «кремния». Конструкция ядер второго поколения исключает копирование, что, по словам Симпсона, даёт «в 1,5 раза большую производительность по сравнению с первым поколением» при меньшей занимаемой площади на кристалле.

SiFive также интегрировала новый аппаратный конвейерный экспоненциальный блок. В то время как MAC-операции доминируют в рабочих ИИ-нагрузках, возведение в степень становится следующим серьёзным узким местом. Например, в BERT LLM, ускоренных матричным движком, операции softmax, включающие возведение в степень, занимают более 50 % оставшихся циклов. Программными оптимизациями SiFive сократила выполнение функции возведения в степень с 22 до 15 циклов, а новый аппаратный блок сокращает её до одной инструкции, уменьшая общее время выполнения функции до пяти циклов.

Программный стек для семейства Intelligence второго поколения поддерживает масштабируемость. В серии XM среда выполнения машинного обучения уже распределяет рабочие нагрузки между несколькими кластерами XM на одном кристалле. Впрочем, пока масштабирование за пределы одного кристалла требует дальнейшей разработки библиотеки межпроцессорного взаимодействия (IPC).

Флагманские решения X160 Gen 2 и X180 Gen 2 могут быть настроены для работы под управлением операционной системы реального времени, пишет SiliconANGLE. 32-бит IP-ядро Intelligence X160 разработано для оптимизации энергоэффективности и приложений с жесткими ограничениями по площади кристалла, в то время как 64-бит IP-ядро Intelligence X180 обеспечивает более высокую производительность и лучшую интеграцию с более крупными подсистемами памяти, сообщил ресурс CNX-Software.

X160 поставляется с кеш-памятью объёмом до 200 КиБ и памятью объёмом 2 МиБ. Помимо промышленного оборудования, ядро может найти применение в потребительских устройствах, таких как фитнес-трекеры. Кроме того, X160 можно установить в системах с несколькими ИИ-ускорителями для управления чипами и предотвращения изменения прошивки. Благодаря двум встроенным кешам общей ёмкостью более 4 МиБ ядро позволяет работать с большим объёмом данных. По данным SiFive, X160 подходит для обучения ИИ-моделей и использования в оборудовании ЦОД.

В свою очередь, ядро X280 ориентировано на потребительские устройства, такие как гарнитуры дополненной реальности, а X390 также может использоваться в автомобилях и инфраструктурных системах. Последнее ядро выполняет векторную обработку в четыре раза быстрее, чем X280.

Все пять продуктов Intelligence Gen 2 уже доступны для лицензирования, а появление первых чипов на их основе ожидается во II квартале 2026 года. SiFive сообщила, что два ведущих американских производителя полупроводников лицензировали новую серию X100 ещё до её публичного анонса. Они используют IP-ядро X100 в двух различных сценариях: одна компания задействует сочетание скалярного векторного ядра SiFive с матричным движком, выступающим в качестве блока управления ускорителем, а вторая использует векторный движок в качестве автономного ИИ-ускорителя.

Корпорация Intel подала патентную заявку на технологию так называемых программно-определяемых суперъядер Software Defined Super Cores (SDC). Решение призвано устранить неэффективность традиционных высокопроизводительных ядер в составе современных CPU.

Отмечается, что в мощных процессорах высокопроизводительные ядра зачастую жертвуют энергоэффективностью ради увеличения быстродействия путём динамического повышения тактовой частоты. Кроме того, существуют проблемы аппаратного масштабирования. При использовании более крупных ядер уменьшается их общее количество, что ограничивает многопоточную производительность. В случае гибридных архитектур, сочетающих производительные и энергэффективные ядра, возникают дополнительные сложности при проектировании и тестировании.

Источник изображения: Intel

Новый подход Intel сводится к тому, что несколько соседних физических ядер объединяются в одно виртуальное суперъядро. Специальный программный инструмент разбивает программу на сегменты инструкций, которые затем обрабатываются параллельно физическими ядрами: например, одно ядро может обслуживать нечётные сегменты, другое — чётные. При этом для операционной системы и собственно приложения эти ядра создают иллюзию одного производительного ядра. Благодаря синхронизации достигается упорядоченная обработка кода.

Источник изображения: Intel

В одно суперъядро предлагается объединять прежде всего ядра, принадлежащие одному и тому же классу — например, только энергоэффективные или только производительные. Ядра могут совместно использовать свои кеши или работать независимо. В любом случае система гарантирует упорядочение памяти и архитектурную целостность. Перевод физических ядер в режим SDC может осуществляться динамически с учётом текущей нагрузки и особенностей работы конкретной программы.

Ключевыми преимуществами предложенной архитектуры являются повышение энергетической эффективности и возможность масштабирования ресурсов. Кроме того, SDC открывает путь к созданию более адаптивных вычислительных платформ.

Intel сообщила подробности о новом поколении серверных процессоров Xeon 6+ с кодовым названием Clearwater Forest, выполненных по техпроцессу Intel 18A с использованием технологии 3D-упаковки. Сообщается, что новые процессоры представляет собой значительный шаг вперёд по сравнению с предыдущим поколением Sierra Forest, предлагая увеличенный объём кеша, более быстрые энергоэффективные ядра (E-Core) и более высокую пропускную способность памяти.

Как отметил ресурс ServeTheHome, использование только ядер E-Core делает Clearwater Forest ориентированным на рабочие нагрузки, требующие выполнения множества потоков с высокой энергоэффективностью, но не обязательно требующие максимально возможной производительности в однопоточном режиме, что характерно для массивных задач виртуализации. Чипы Xeon 6900E (Sierra Forest-AP) тоже были ориентированы на гиперскейлеров и облака, но популярности не снискали.

Источник изображений: ServeTheHome

Это один из первых чипов, созданных по техпроцессу Intel 18A, который обеспечивает значительный скачок энергоэффективности, а также улучшение архитектуры ядра. Также важным фактором является переход на 3D-стекирование кристаллов, реализованное с помощью Foveros Direct 3D. Именно проблемы с техпроцессом и упаковкой вынудили компанию перенести запуск чипов на 2026 год.

По словам Intel, в Clearwater Forest в рамках архитектуры Darkmont, которая является обновлением Sierra Glen E-Core, задействованной в Sierra Forest, используется девятипоточное декодирование (вместо шестипоточного в Sierra Forest) с помощью трёх трёхпоточных декодеров. Также был улучшен механизм предсказания ветвлений, чтобы соответствовать более широкому окну и повысить общую точность. Объём L1-кеша инструкций составляет 64 Кбайт на ядро.

Что касается бэкэнда, то возможность отправки операций вне очереди увеличилась с 5 до 8. В общей сложности за такт можно выполнить 16 операций, что вдвое больше, чем у Sierra Forest. Система OOE (Out-of-Order Engine) также обновлена. Теперь возможно передавать в планировщик (или в буфер переупорядочивания) 8 инструкций за такт (+60 %) и завершать исполнение до 16 операций за такт (вдвое больше).

Количество целочисленных и векторных вычислительных блоков увеличено вдвое, количество блоков генерации адресов загрузки — в полтора раза, а количество блоков генерации адресов сохранения — в два раза. Размер буфера внеочередного исполнения увеличен на 60 % до 416 блоков. Количество портов исполнения также значительно увеличилось — до 26, и это несмотря на небольшой показатель эффективности ядра.

Подсистема памяти ядра теперь может выполнять три загрузки (1,5x) и два сохранения (без изменений) за раз. Более ранняя отдача от операций загрузки может помочь снизить задержку. Глубокая буферизация поддерживает до 128 промахов L2 (увеличение в два раза). Общее увеличение IPC составляет 17 % согласно тесту SpecIntRate17.

Сообщается, что в Clearwater Forest также реализованы усовершенствованные предвыборки на всех уровнях кеша, а список специфических функций Xeon E-Core включает:

• Наличие ECC для L1-кеша данных (32 Кбайт).
• Поддержка «отравления» данных (Data Poisoning) для МО.
• Поддержка Recoverable Machine Check.
• Поддержка Local Machine Check.
• 52-бит физическая адресация.
• Механизм блокировки ядра.

Один модуль Clearwater Forest состоит из четырёх ядер со совместным доступом к 4 Мбайт общего L2-кеша, как и в Sierra Forest. Пропускная способность L2-кеша до 400 Гбайт/с. Каждое ядро может общаться с L2-кешем на скорости 200 Гбайт/с, тогда как между модулями реализован интерконнект с пропускной способностью 35 Гбайт/с. 72 модуля формируют 288 ядер + 576 Мбайт общего L3-кеша. Всего на чип приходится 12 каналов памяти DDR5-8000 (о MRDIMM речи нет) для модулей общей ёмкостью 1,5 Тбайт.

В отличие от Sierra Forest, основанного на 2,5D-дизайне, а Clearwater Forest используется 3D-дизайн с чиплетами CPU, расположенными поверх более крупных базовых тайлов, вместе с остальными компонентами. Конфигурация Clearwater Forest включает 12 чиплетов E-Core (Intel 18A), 3 базовых тайла (Intel 3) и 2 чиплета I/O (Intel 7). Для межкристальных соединений используется EMIB. I/O-подсистема включает 96 линий PCIe 5.0, из которых 64 могут работать с CXL.

По словам компании, двухсокетная система на базе Clearwater Forest предлагает 576 ядер с 1152 Мбайт L3-кеша, 144 линии UPI (576 Гбайт/с), до 3 Тбайт RAM (чтение до 1300 Гбайт/с). Intel утверждает, что стойки на базе Clearwater Forest могут обеспечить с предыдущим поколением чипа 3,5-кратный прирост производительности на Вт. У AMD же есть 192-ядерные Turin Dense с ядрами Zen 5c с 384 Мбайт L3-кеша, 12 каналами DDR5-6000, 128 линиями PCIe 5.0 (64 CXL; до 160 линий в двухсокетной платформе), а также поддержкой SMT и AVX-512.

Компания NeuReality раскрыла предварительную информацию об изделии NR2 — чипе второго поколения, предназначенном специально для оркестрации инференса. Изделие представляет собой более эффективную альтернативу связке CPU и NIC в высокопроизводительных системах ИИ.

Чип первого поколения NR1 дебютировал в июне нынешнего года. Изделие может применяться в связке с любым GPU или ИИ-ускорителем. При этом, как утверждается, NR1 позволяет повысить эффективность использования GPU почти до 100 % по сравнению со средним показателем в 30–50 % при традиционном сочетании CPU и NIC в современных серверах. В состав NR1 входят четыре декодера видео/изображений, 16 DSP для аудио/речи, 16 векторных DSP общего назначения, два порта 10/25/50/100GbE и пр.

Характеристики NR2 на данный момент полностью не раскрываются. Известно, что в основу решения положена платформа Arm Neoverse Compute Subsystems (CSS) V3. Чип может объединять до 128 ядер, оптимизированных для масштабных рабочих нагрузок обучения моделей ИИ и инференса. По сравнению с оригинальной версией в NR2 реализована более глубокая интеграция между CPU-блоком и NIC для координации ИИ-моделей в реальном времени, дезагрегации на основе микросервисов, потоковой передачи токенов, оптимизации KV-кеша и оркестровки.

Источник изображения: NeuReality

В целом, как отмечает NeuReality, чипы серии NR представляют собой качественно новый класс изделий, способных управлять рабочими нагрузками инференса с непревзойдённой эффективностью. Гипервизор ИИ в сочетании с ядрами Arm Neoverse обеспечивает оптимальную оркестровку и максимальную загрузку доступных ресурсов.

Китайская компания Hexin Technology, занимающаяся проектированием серверных процессоров, подала заявление о банкротстве. В документации Народного суда промежуточной инстанции Гуанчжоу провинции Гуандун говорится, что разработчик чипов столкнулся с неплатёжеспособностью: он не в состоянии погасить просроченные долги, а имеющихся активов недостаточно для покрытия обязательств.

Hexin Technology, первоначально называвшаяся Zhongsheng Hongxin, основана в 2014 году ведущими специалистами Китайской академии наук (CAS) и IBM. Штаб-квартира компании находится в Гуанчжоу, а научно-исследовательские центры — в Сучжоу, Пекине, Шанхае и Шэньчжэне. Совместно с Университетом Цинхуа (Tsinghua University) фирма основала научно-исследовательский институт по производству серверных чипов. Кроме того, в районе Гуанчжоу была сформирована инновационная научно-исследовательская площадка.

Источник изображения: Jiwei.com

Hexin Technology создаёт чипы на архитектуре набора команд (ISA) POWER корпорации IBM в рамках инициативы OpenPOWER. В частности, в конце 2023 года был представлен тестовый чип второго поколения (Test Chip 2, TC2) в рамках проекта по разработке серверного процессора HX-C2000. Отмечается, что в течение 2023-го компания получила 61 патент и подала в общей сложности 347 новых патентных заявок.

Однако после этого у Hexin Technology возникли финансовые сложности. В июне 2024 года фирма проинформировала сотрудников о задержке выплаты зарплат за несколько месяцев. В сентябре того же года компания сообщила о сокращении жалования на 30 % и обратилась к сотрудникам с предложением «добровольного» отказа от социального страхования и накопительных выплат. А в ноябре появилась информация о том, что Hexin Technology близка к сворачиванию деятельности. Более 500 сотрудников предприятия подали коллективный иск в трудовой арбитраж для защиты своих прав, поскольку руководство компании не выходит на связь с работниками и не реагирует на их запросы.

Участники проекта Barcelona Zettascale Laboratory (BZL), координируемого Барселонским суперкомпьютерным центром (BSC) в Испании, по сообщению ресурса EETimes, достигли фазы Tape-out в рамках разработки европейских процессоров Cinco Ranch на открытой архитектуре RISC-V.

Tape-out — это финальная стадия проектирования интегральных схем или печатных плат перед их отправкой в производство. Данный процесс предполагает перенос цифрового макета чипа на фотошаблон для последующего изготовления. Производством изделий займётся предприятие Intel Foundry с применением техпроцесса Intel 3.

Cinco Ranch представляет собой пятое поколение чипов серии Lagarto. По сути, это «система на кристалле» (SoC) промышленного класса с высокой энергетической эффективностью. Конструкция чипа включает три отдельных специализированных ядра, каждое из которых оптимизировано под определённые вычислительные задачи. В частности, присутствует ядро Sargantana (RV64G) с однопоточным выполнением инструкций по порядку. Кроме того, имеется двухпоточное ядро Lagarto Ka с внеочередным исполнением машинных инструкций. Довершает картину высокопроизводительное 6-поточное ядро Lagarto Ox (RV64GC) с внеочередным исполнением инструкций. Нужное ядро выбирается в момент загрузки системы.

Источник изображения: BSC

Решение Cinco Ranch содержит 16-канальный векторный блок Vitruvius++ VPU и трёхуровневую систему кеша. Реализована поддержка памяти DDR5 и интерфейса PCIe 3.0. Площадь чипа составляет 16 мм².

Главной целью проекта BZL является разработка суверенных суперкомпьютерных технологий в Европе. Предполагается, что создаваемые чипы найдут применение в различных областях, включая НРС-платформы, автономные транспортные средства, системы ИИ и пр. После всестороннего тестирования чипов Cinco Ranch будет освоено их массовое производство.

Китайская компания Zhaoxin анонсировала серверный x86-совместимый процессор нового поколения KH-50000. Изделие может применяться в том числе в ИИ-системах с высокой плотностью компоновки. Новинка, выполненная на основе чиплетной архитектуры, приходит на смену решению KH-40000.

Чипы семейства KH-40000 насчитывают до 32 вычислительных ядер (без поддержки многопоточности), располагают 64 Мбайт кеша, 8 каналами памяти DDR4 и 128 линиями PCIe 4.0. Тактовая частота достигает 2,5 ГГц. Задействован интерконнект ZPI 3.0

Новый процессор KH-50000 содержит до 96 ядер (о поддержке многопоточности информации нет), а максимальная тактовая частота составляет 3 ГГц. Объём кеша достигает 384 Мбайт. Реализована поддержка 12 каналов DDR5 и 128 линий PCIe 5.0. Применяется интерконнект ZPI 5.0, который обеспечивает более высокую пропускную способность при одновременном снижении задержки и энергопотребления. Среди прочего упомянуты 16 линий PCIe 4.0 / SATA / USB.

Источник изображения: Zhaoxin

Новый серверный процессор продемонстрирован на Всемирной конференции по искусственному интеллекту (WAIC) в Шанхае (Китай). На базе KH-50000 могут создаваться четырёхсокетные системы, тогда как чип предыдущего поколения KH-40000 позволял формировать только одно- и двухсокетные машины.

В целом, как отмечают наблюдатели, в конструктивном плане изделие KH-50000 схоже с процессорами AMD EPYC поколения Bergamo. Предполагается, что появление чипа поможет Китаю в сокращении зависимости от продукции зарубежных поставщиков.

Компания Rockchip, как сообщает ресурс CNX Software, процессор RK3668 на архитектуре Arm, предназначенный для создания одноплатных компьютеров и других устройств с ИИ-функциями. Изделие насчитывает 10 вычислительных ядер в конфигурации 4 × Arm Cortex-A730 и 6 × Arm Cortex-A530 (Armv9.3). Причём на сегодняшний день эти ядра официально не представлены. В состав чипа входят графический процессор Arm Magni с производительностью до 1–1,5 Тфлопс и блок VPU с возможностью декодирования материалов в формате 8K (60 к/с).

Новинка располагает интегрированным нейропроцессорным модулем (NPU) с быстродействием до 16 TOPS для ускорения ИИ-операций. Процессор изображений (ISP) с ИИ-функциями поддерживает работу с видео 8K (30 к/с). Реализованы четыре канала оперативной памяти LPDDR5/5x/6 с пропускной способностью до 100 Гбайт/с. Возможно использование флеш-накопителей UFS 4.0. Поддерживаются интерфейсы HDMI 2.1 (до 8K / 60 к/с), MIPI DSI, PCIe, UCIe. Производственные нормы — 5–6 нм.

Источник изображений: CNX Software

Кроме того, Rockchip раскрыла дополнительную информацию о чипе RK3688, первые упоминания которого появились в октябре 2024 года. Это изделие объединяет 12 вычислительных ядер в конфигурации 8 × Arm Cortex-A730 и 4 × Arm Cortex-A530. Пропускная способность памяти LPDDR6 достигает 200 Гбайт/с. Возможно декодирование видеоматериалов 16Kp30 и кодирование 8Kp60. Производительность встроенного NPU-блока повышена до 32 TOPS. Этот процессор будет изготавливаться по технологии 4–5 нм.

Одной из первых компаний, которая возьмёт на вооружение новые чипы, станет Radxa: она, в частности, готовит одноплатный компьютер Rock 6 на основе RK3668. 

AMD сообщила об обнаружении нового класса микроархитектурных атак на свои процессоры — TSA (Transient Scheduler Attack). TSA подобны Meltdown и Spectre и затрагивают широкий спектр CPU AMD и способны привести к раскрытию информации.

TSA включает сразу четыре уязвимости, которые были обнаружены исследователями Microsoft и Швейцарской высшей технической школы Цюриха (ETH Zurich). Две из них имеют средний уровень (medium severity) опасности, две — низкий уровень (Low severity). Несмотря на это Trend Micro и CrowdStrike оценили угрозу как «критическую», пишет ресурс The Register.

Низкие оценки серьёзности объясняются высокой сложностью выполнения успешной атаки. AMD заявила, что её может осуществить только злоумышленник, способный запустить произвольный код на целевой машине, получив доступ через вредоносное ПО или вредоносную виртуальную машину, но для успешного выполнения атак требуются лишь низкие привилегии.

Источник изображения: AMD

Как утверждает AMD, TSA невозможно эксплуатировать через вредоносные веб-сайты, а для надёжного извлечения данных потребуется многократный запуск. Это связано с тем, что атака основана на использовании состояния «ложного завершения» (false completion), которое возникает, когда процессор ожидает быстрого завершения исполнения инструкций загрузки, но какое-либо условие препятствует их успешному завершению. В результате происходит повторная загрузка данных и выполнение зависимых операций, но из-за особенностей чипов «анализ времени выполнения может использоваться как источник утечки информации из микроархитектурных структур, оставшейся после спекулятивного выполнения других операций», — сообщил ресурс OpenNet.

При использовании двух уязвимостей средней степени серьёзности успешные атаки на чипы AMD могут привести к утечке информации из ядра ОС. В других сценариях утечка данных может произойти также из приложений или виртуальных машин. Доступ к данным ядра потенциально может позволить злоумышленникам повысить привилегии, обойти механизмы безопасности, обеспечить персистентность и т.д. Баги низкого уровня могут привести к утечке внутренних данных о работе процессора, которые AMD не считает конфиденциальными.

Источник: AMD

AMD заявила о двух различных вариантах TSA, которые могут быть реализованы на её чипах в зависимости от источника извлечения данных — TSA-SQ и TSA-L1.

• CVE-2024-36350 (TSA-SQ — TSA Store Queue) — утечка из буфера временного хранения операций записи (Store Queue).
• CVE-2024-36357 (TSA-L1 — TSA L1 Data Cache) — утечка через кеш L1D.

Согласно технической документации AMD, уязвимости TSA-L1 вызваны ошибкой в использовании микротегов кешем L1 для поиска. Процессор может полагать, что данные находятся в кеше, хотя на самом деле это не так, что приводит к загрузке неверных данных, которые злоумышленник может затем вывести.

Уязвимости TSA-SQ возникают, когда инструкция загрузки ошибочно извлекает данные из Store Queue, когда необходимые данные недоступны. В этом случае злоумышленник может обнаружить неверные данные и использовать их для извлечения информации, например, из ядра ОС, из ранее загруженных данных, даже если они выполнялись в другом контексте.

Уязвимости проявляются в семействе процессоров AMD на базе микроархитектур Zen 3 и Zen 4, в том числе, в сериях Ryzen 5000/6000/7000/8000, EPYC Milan/Milan-X/Genoa/Genoa-X/Bergamo/Siena, Instinct MI300A, AMD Ryzen Threadripper PRO 7000 WX, EPYC Embedded 7003/8004/9004/97X4, Ryzen Embedded 5000/7000/V3000. В целом обновление микрокода и PI-прошивок (Platform Initialization) необходимо для чипов серий EPYC, Ryzen, Instinct.

IBM представила серверы POWER11, получившие усовершенствованные процессоры, аппаратную архитектуру и программный стек виртуализации. Как заявила компания, POWER11 разработаны для обеспечения доступности, отказоустойчивости, производительности и масштабируемости, которые требуются предприятиям для бесшовного гибридного развёртывания on-premise или в облаке IBM Cloud.

POWER11 представляет собой самый отказоустойчивый сервер в истории платформы IBM POWER с доступностью на уровне 99,9999 %, заявляет компания. Вместе с нулевым запланированным простоем для обслуживания системы и менее чем одной минутой гарантированного обнаружения угроз программ-вымогателей с помощью IBM POWER Cyber Vault, POWER11 устанавливает новую планку непрерывности ведения бизнеса, говорит IBM.

Источник изображений: IBM

Впервые общедоступная версия POWER11 будет одновременно включать высокопроизводительные серверы, модели среднего и начального уровня, а также решение IBM POWER Virtual Server (POWERVS) в IBM Cloud, обеспечивающее быстрый доступ в облако для рабочих нагрузок POWER и сертифицированное как гипермасштабируемая платформа для пакета RISE with SAP. POWER11 также является первым сервером семейства IBM POWER, поддерживающим 32-ядерные 5-нм ИИ-ускорители IBM Spyre Accelerator, которые будут доступны в IV квартале 2025 года. Они же используются в семействе мейнфреймов IBM z17.

Процессор POWER11 изготавливается по 7-нм техпроцессу Samsung с использованием 18 слоёв металла и 2.5D-упаковки. Чип состоит из 30 млрд транзисторов, площадь кристалла, как и у предшественника, составляет 602 мм². Процессор имеет 16 вычислительных ядер с поддержкой SMT8 15. Каждое ядро получило четыре блока MMA (Matrix Math Accelerator) для задач инференса. Как отмечает IT Jungle, в отличие от POWER10, 16-е ядро теперь является запасным, и может быть активировано в случае нештатной ситуации.

Объём кеша L2 составляет 2 Мбайт на ядро, объём кеша L3 — 8 Мбайт на ядро, но суммарный объём L3 — до 120 Мбайт. Интерфейс POWERAXON/OMI обеспечивает пропускную способность до 2 Тбайт/с (32 ГТ/с). Возможна установка до 64 Тбайт DDR5 в модулях DDIMM, но в некоторых случаях осталась поддержка DDR4. Доступны 64 линии PCIe 5.0 и SMP-соединение для объединения до 16 сокетов. Для расширения доступны дисковые полки (24 × NVMe) и шасси с PCIe-слотами.

Для обеспечения гибкости и масштабируемости POWER11 использует разные способы упаковки. Для высокопроизводительного сервера POWER E1180 задействован одночиповый вариант Single Chip Module (SCM), который обеспечивает один чип на сокет и до шестнадцати сокетов на систему. Для сервера среднего уровня POWER E1150 использовалась упаковка с двумя чипами на сокет Dual Chip Module (DCM) с поддержкой до четырёх сокетов на систему. Версия DCM также используется в линейке масштабируемых серверов POWER S1122/L1122 и POWER S1124/L1124 с двумя сокетами на систему. Также есть третий вариант упаковки — Single Core Module (eSCM), который используется для систем начального уровня POWER S1122 (4 или 10 ядер).

POWER11 обеспечивает до 55 % более высокую производительность ядер по сравнению с POWER9 и до 45 % большую ёмкость с большим количеством ядер в системах начального и среднего уровня по сравнению с POWER10. Благодаря этому с POWER11 предприятия получат повышенную гибкость и безопасность, что повысит эффективность корпоративных процессов за счёт автоматизации, говорит IBM.

Нулевой запланированный простой для обслуживания системы. POWER11 позволяет избежать дорогостоящего запланированного простоя и помочь снизить операционный риск. Благодаря использованию таких технологий, как автономное исправление и автоматизированное перемещение нагрузок, запланированные события по обслуживанию системы могут происходить без остановки критически важных приложений. Кроме того, IBM POWER будет взаимодействовать с IBM Concert, используя генеративный ИИ, чтобы помочь выявить операционные риски и автоматизировать их исправление, в том числе в области безопасности.

Обнаружение угроз программ-вымогателей менее чем за минуту достигается с помощью IBM POWER Cyber Vault, интегрированного решения по обеспечению киберустойчивости, которое соответствует стандартам NIST. Cyber Vault умеет идентифицировать и автоматически реагировать на киберугрозы, защищая от кибератак, таких как повреждение данных и шифрование, с помощью проактивных неизменяемых снимков, которые автоматически создаются, сохраняются и тестируются по заданному пользователем расписанию. POWER 11 также использует одобренную NIST встроенную квантово-безопасную криптографию, предназначенную для защиты систем от атак с отложенной расшифровкой (HNDL) и атак на целостность встроенного ПО.

IBM также отметила, что POWER11 обеспечивает значительный рост эффективности во всём ИТ-стеке. С точки зрения энергоэффективности POWER11 предлагает вдвое большую производительность на Вт (SPECint2017_rate) по сравнению с сопоставимыми x86-серверами — до двух раз в случае Intel Xeon Emerald Rapids. Кроме того, теперь разница в энергопотреблении между режимами максимальной производительности и режимом энергосбережения достигает 28 %, при этом пропускная способность падает всего на 6 %. Как утверждает ресурс StorageReview.com, этот режим будет полезен для сред разработки и тестирования с интенсивной загрузкой CPU. Вариант с прямым жидкостным охлаждением поддерживает 75 кВт на стойку (64 сокета в 42U), по сравнению с примерно 28 кВт для аналогичных x86-систем с воздушным охлаждением.

Ожидается, что серверы IBM POWER11 — POWER E1180 (до 256 ядер, до 64 Тбайт DDR5), POWER E1150 (до 120 ядер, до 16 Тбайт DDR5), POWER S1124 (до 60 ядер, до 8 Тбайт DDR5) и POWER S1122 (до 60 ядер, до 4 Тбайт DDR5) поступят в продажу 25 июля.