ESP32 — имя, известное в среде энтузиастов электроники не меньше, нежели Raspberry Pi или Arduino. Компания Espressif, идя в ногу со временем, представила новое поколение микроконтроллеров ESP32-P4. Новинка может похвастаться двумя высокопроизводительными 32-бит ядрами с набирающей популярность открытой архитектурой RISC-V, FPU (FP32) и ИИ-расширениями, а также 2D-ускорителем и декодерами H.264 и JPEG. Правда, на этот раз пришлось обойтись без беспроводных интерфейсов.

Источник здесь и далее: Espressif

Двум «большим» ядрам RISC-V HP (High Performance) с частотой 400 МГц ассистирует третье LP-ядро, также с архитектурой RISC-V, но оптимизированное для низкого потребления и работающее на частоте 40 МГц. Объёмы быстрой памяти составляют 768 Кбайт (SRAM) и 8 Кбайт (TCM RAM) соответственно. Что немаловажно, чип имеет развитые средства безопасности, включая Secure Boot, шифрование содержимого флеш-памяти, а также блоки ускорения криптографических алгоритмов ECC, SHA, AES, RSA и ECDSA.

Как и полагается чипу такого класса, ESP32-P4 оснащён множеством интерфейсов ввода-вывода, включая MIPI-DSI и CSI, I2S, I2C/I3C и т.д.. Есть контроллеры Ethernet и USB 2.0, а также ряда низкоскоростных шин, от SPI до UART. В составе SoC имеются интегрированные ЦАП и АЦП, число GPIO-контактов может достигать 50.

Полный список возможностей нового микроконтроллера Espressif ESP32-P4

Средства беспроводной связи, такие, как Wi-Fi, Bluetooth или Zigbee отсутствуют, но ESP32-P4 может работать в качестве хост-системы в связке с другими решениями ESP, у которых соответствующие возможности имеются. Для заказа ESP32-P4 пока недоступен, но компания-разработчик сообщает о полной программной поддержке со стороны среды разработки ESP-IDF.

Компания Sipeed, как сообщает ресурс CNX Software, анонсировала одноплатный компьютер Lichee Pi 4A (LPi4A), который может стать альтернативой популярному Raspberry Pi 4. В основу новинки положен вычислительный модуль Lichee Module 4 Model A (LM4A).

Напомним, что модуль использует процессор Xuantie C910 (RV64GCV) с четырьмя вычислительными ядрами RISC-V (до 2,5 ГГц), нейропроцессорным блоком (NPU) с производительностью до 4 TOPS, энергоэффективным ядром Xuantie E902, графическим блоком Imagination 3D (50 Гфлопс) и DSP Xuantie C906. Объём оперативной памяти LPDDR4 может составлять 4, 8 или 16 Гбайт, вместимость флеш-накопителя eMMC — 16, 32 или 64 Гбайт.

Источник изображений: Sipeed

Новый одноплатный компьютер LPi4A предоставляет набор различных портов. Это интерфейс HDMI 2.0 с поддержкой видео в формате 4Kp60, четыре разъёма USB 3.0 Type-A и один разъём USB 2.0 Type-C, два сетевых порта 1GbE (RJ-45; реализована поддержка PoE), 3,5-мм аудиогнездо, а также гнездо для подачи питания (5 В). Кроме того, в оснащение входят адаптеры Wi-Fi 4 или 6 и Bluetooth 5.0, интерфейсы MIPI DSI (4Kp50), MIPI CSI с двумя и четырьмя линиями, 20-контактная колодка GPIO.

Сообщается, что на основе одноплатного компьютера LPi4A будет выпущен маршрутизатор Lichee Router 4A. В свою очередь, модуль LM4A ляжет в основу смартфона Lichee Phone 4A и планшета Lichee Pad 4A с сенсорным дисплеем размером соответственно 6 и 10,1 дюйма по диагонали. Все продукты доступны для предварительного заказа, а поставки начнутся в I квартале 2023 года.

Совместная инициатива по высокопроизводительным вычислениям в Европе EuroHPC JU сообщила о намерении провести конкурс на финансирование проектов в области создания HPC-систем на архитектуре RISC-V. Предложения будут приниматься с 26 января по 4 апреля 2023 года.

Европейский союз планирует выделить €270 млн на развитие экосистемы RISC-V. Речь идёт как об аппаратных решениях, так и о сопутствующем ПО. В частности, будет изучаться подход, основанный на чиплетах: это позволит применять процессоры RISC-V в паре с ускорителями в одном корпусе микросхемы.

Источник изображения: HPC Wire

Инициатива нацелена на уменьшение зависимости Европы от изделий с архитектурами x86 и Arm. В начале 2022 года консорциум EuroHPC JU объявил о выделении €141 млн на развитие собственных CPU, ускорителей и суперкомпьютеров. Речь шла в том числе о решениях на основе RISC-V. В Европейском союзе уже принят Закон о чипах, нацеленный на формирование новой экосистемы производства микросхем: в документе содержатся неоднократные упоминания архитектуры RISC-V.

Научные учреждения в Европе создали экспериментальные системы на основе RISC-V. К примеру, пользователи могут получить доступ к платформам SUPER-V в Барселонском суперкомпьютерном центре (BSC) и ExCALIBUR в Эдинбургском университете. А Европейская инициатива по процессорам разработала ускорители машинного обучения RISC-V, которые в ближайшие годы появятся на экзафлопсных суперкомпьютерах. BSC и Intel совместно проектируют суперкомпьютерный чип с архитектурой RISC-V.

В целом, интерес к RISC-V со стороны IT-компаний стремительно растёт. В течение последнего времени решения в данной сфере представили сразу несколько разработчиков. Так, Ventana Micro Systems анонсировала целое семейство высокопроизводительных процессоров, первенцем в котором стал чип Veyron V1. У MIPS появилось высокопроизводительное ядро eVocore P8700 на основе RISC-V, у SiFive — ядро Performance P670. Компания Andes представила RISC-V чипы AndesCore AX60 для ИИ, 5G и ЦОД.

Процессоры с архитектурой MIPS всё ещё используются в ряде приложений, но активно вытесняются отовсюду архитектурами Arm, а в последнее время и RISC-V. Сама MIPS Technologies после многочисленных проблем более развивать и поддерживать MIPS-решения не намерена (но получать лицензионные отчисления за имеющиеся решения всё ещё готова). Компания официально переключилась на RISC-V и на днях анонсировали eVocore P8700, своё первое ядро на базе данной архитектуры.

Изображение: MIPS

Новый дизайн предусматривает наличие от 1 до 8 вычислительных ядер с внеочередным исполнением, объединённых в комплексы размером от 1 до 64 кластеров (512 ядер). Также любопытно, что поддерживается и SMT2, что не очень характерно, к примеру, для высокопроизводительных процессоров на базе архитектуры Arm. Это в максимальной кластерной конфигурации дает поддержку одновременного исполнения 1024 потоков.

Источник: MIPS

Основой нового ядра является 16-стадийный конвейер шириной 8 инструкций, позволяющий достигать высоких тактовых частот. Используется 48-битная физическая адресация памяти, в качестве системной шины задействована 256-бит ACE/AXI-4; опционально в процессоре на базе P8700 могут присутствовать дополнительные 128-бит шины AXI-4 для периферии и обеспечения когерентности в мультикластерных конфгурациях.

Устройство ядра eVocore P8700. Источник: TechInsights

Новинка характеризуется сочетанием высокой производительности с энергоэффективностью; благодаря этому разработчики нацеливают её, главным образом, на рынок транспортных средств — для применения в системах помощи водителю (ADAS) и в системах автопилотов. Также eVocore P8700 может найти применение и в составе классических процессоров для серверов, СХД и даже HPC-систем.

Изображение: MIPS

Новое ядро соответствует стандартам ASIL-D и содержит встроенные средства диагностики, для чего в составе предусмотрена специальная шина мониторинга, позволяющая системе быстро восстанавливать работоспособность после сбоя, что крайне важно для применения на транспорте.

Процессор EyeQ Ultra. Источник: Mobileye

По словам MIPS, новое ядро обладает наивысшей однопоточной производительностью в своём классе. С этим утверждением, вероятно, сможет поспорить Ventana Micro Systems, также анонсировавшая производительное ядро RISC-V для процессора Veyron V1. Однако новинка MIPS уже лицензирована крупным разработчиком автопилотов и ADAS Mobileye для использования в чипах EyeQ.

Следует также отметить, что в арсенале MIPS имеются и другие реализации RISC-V, в частности, ядро eVocore I8500, которое не поддерживает внеочередного исполнения инструкций, зато реализует SMT4, что даёт 2048 потоков в 512-ядерном кластере. Кроме того, оба ядра доступны в рамках программы Intel Pathfinder.

Компания Sipeed анонсировала вычислительный модуль (SoM) под названием Lichee Module 4 Model A (LM4A), в основу которого положена платформа Alibaba T-Head TH1520 с архитектурой RISC-V. Новинка может стать альтернативой одноплатным компьютерам Raspberry Pi 2/3/4, а также другим изделиям вроде StarFive JH7110.

«Сердцем» Sipeed LM4A является чип Xuantie C910 (RV64GCV) с четырьмя вычислительными ядрами RISC-V, тактовая частота которых может достигать 2,5 ГГц. Кроме того, в состав решения входят нейропроцессорный блок (NPU) с производительностью до 4 TOPS, энергоэффективное ядро Xuantie E902, графический блок Imagination 3D (50 Гфлопс) и DSP Xuantie C906.

Источник изображений: Sipeed

Модуль может нести на борту 4, 8 или 16 Гбайт оперативной памяти LPDDR4, а также опциональный флеш-накопитель eMMC вместимостью 16, 32 или 64 Гбайт. Упомянуты два интерфейса 1GbE. Изделие Sipeed LM4A выполнено в виде 260-контактного модуля SO-DIMM. Габариты составляют 69 × 45 мм.

Тесты говорят о том, что ядра C910 на частоте 1,85 ГГц по производительности сопоставимы или даже превосходят ядра Cortex-A72 в составе Raspberry Pi 4. В продажу изделие LM4A поступит в I квартале 2023 года. Для новинки также будет доступна плата, позволяющая сформировать кластер из семи экземпляров LM4A. Для каждого из них предусмотрен порт USB 3.0. Сама плата располагает несколькими сетевыми гнёздами RJ45 и интерфейсом HDMI.

Архитектура RISC-V достаточно молода и обычно ассоциируется с экономичными чипами на платах, подобных Raspberry Pi. Однако технически она позволяет создавать и мощные процессоры, способные поспорить с лучшими решениями на базе архитектур Arm и x86. На саммите RISC-V компания Ventana Micro Systems анонсировала целое семейство высокопроизводительных процессоров, первенцем в котором стал чип Veyron V1, который, по словам разработчиков, сможет потягаться в однопоточной производительности с самыми современными CPU класса High-End.

Veyron V1 должен стать самым быстрым процессором с архитектурой RISC-V. Источник: Twitter@risc_v

Новинка нацелена на рынок гиперскейлеров, причём благодаря чиплетному дизайну новый процессор изначально разрабатывался как кастомизируемый под задачи заказчика. Veyron V1 будет предлагаться в виде своеобразного набора-конструктора, включающего в себя один или несколько вычислительных чиплетов Veyron, I/O-хаба и интерконнекта, позволяющего связать все компоненты воедино. Это, по словам разработчиков, должно серьёзно ускорить и удешевить процесс внедрения новой процессорной платформы, снизив расходы на разработку чипов на 75 %, а время создания — до не более чем двух лет.

Платформа Veyron V1 универсальна и покрывает широкий спектр задач. Источник здесь и далее: StorageReview

Вычислительный чиплет Veyron V1 использует продвинутые 64-битные ядра RISC-V и располагает 2 Мбайт кеша L2, а также многопоточным контроллером памяти. Предусмотрены конфигурации чиплета с 6, 8, 12 или 16 ядрами с частотой в районе 3 ГГц, что сопоставимо с решениями Google и AWS. Использоваться процессор может не только в ЦОД, но и в различных встраиваемых системах, базовых станциях 5G или даже клиентских рабочих станциях.

Чиплетная архитектура ускорит цикл разработки и внедрения, а также упростит задачу подключения кастомных ускорителей

Архитектурно дизайн Veyron V1 использует агрессивный конвейер шириной восемь инструкций и с внеочередным исполнением. Чип способен работать на частоте до 3,6 ГГц благодаря использованию 5 нм техпроцесса TSMC. I/O-хаб может производиться с использованием более дешёвых 12 или даже 16-нм техпроцессов. Для соединения компонентов процессора разработан специальный низколатентный интерконнект D2D.

Платформа разработки Veyron V1 и её технические характеристики

Каждый чиплет включает в себя до 16 ядер, предусмотрена возможность масштабирования процессора до 192 ядер в 12 чиплетах. Общий объём разделяемого кеша L3 составляет 48 Мбайт. Заявлен высокий уровень защищённости архитектуры от атак по сторонним каналам. Разработчики заявляют о беспрецедентно низком энергопотреблении: 128 ядер V1 уложатся в 280 Вт; AMD EPYC 7763 потребляет столько же при вдвое меньшем числе ядер.

Ventana поддержит новую платформу на всех уровнях разработки системного и прикладного ПО

Анонс Ventana нельзя назвать «бумажным» — компания говорит о доступности комплектов разработчика, причём сразу в двух типах шасси: в настольном и в серверном корпусе высотой 2U. Конфигурация включает в себя 16-ядерную версию V1, 128 гбайт памяти DDR5, подключенной с помощью интерфейса CXL (PCIe 5.0) x16, два свободных слота расширения PCIe 5.0 x16, загрузочный накопитель NVMe M.2 и 8 NVMe SFF SSD формата 2,5" для хранения данных. Для удалённого управления предусмотрен 1GbE-порт.

Большая часть критически важного программного обеспечения уже портирована на архитектуру RISC-V

Компания не забыла и о поддержке со стороны программного обеспечения: платформы разработчика Ventana Veyron V1 будут сопровождаться полноценным SDK с основным ПО, уже портированным на новую архитектуру. В список входят компиляторы GCC и LLVM, отладчик OpenOCD/GDB, исходные коды и бинарные файлы загрузчиков U-Boot и Tianocore UEFI EDK2.1. Поддерживается ряд дистрибутивов Linux, а также другое системное и прикладное ПО. Ожидается, что новые системы будут доступны в начале следующего года.

Архитектура RISC-V продолжает понемногу набирать популярность и завоевывать внимание ведущих игроков на рынке информационных технологий. На мероприятии AI Hardware Summit в совместном выступлении ведущего архитектора SiFive и архитектора Google TPU было отмечено, что Google уже использует процессоры с ядрами Intelligence X280.

Эти ядра — один из вариантов воплощения архитектуры RISC-V, из продвигаемых SiFive. Анонс Intelligence X280 состоялся ещё в апреле 2021 года, когда SiFive выпустила апдейт 21G1, основной упор в котором был сделан на максимизацию характеристик уже существующих ядер RISC-V в области операций с плавающей запятой.

Процессорное ядро Intelligence X280 и его возможности. Источник: SiFive

Как следует из названия, данный вариант процессора оптимизирован под задачи машинного интеллекта: ядра RISC-V в нём дополнены векторными конвейерами RISC-V Vector (RVV) с производительностью 4,5 Тфлопс BF16 и 9,2 Топс INT8 на ядро. Одной из самых интересных технологий в Intelligence X280 является интерфейс Vector Coprocessor Interface eXtension (VCIX).

Устройство VCIX. Источник: SiFive

Он позволяет подключать внешние ускорители векторных операций напрямую к регистровому файлу X280, минуя основную шину и кеши. Такой подход минимизирует накладные расходы и не требует использования специальных средств при программировании системы, поскольку связка из X280 и подключённого по VCIX ускорителя работает полностью прозрачно в рамках стандартных средств разработки SiFive.

Сильные стороны Google TPU. Источник: SiFive

На саммите в Санта-Кларе разработчики SiFive и Google TPU рассказали, что процессоры Intelligence X280 используются в качестве хост-процессоров к ускорителям систолической векторной математики Google MXU; правда, о масштабах внедрения RISC-V в Google сведений приведено не было.

Разделение труда Intelligence X280 и Google TPU. Источник: SiFive

Ранее уже появлялась информация, что Google активно тестирует ASIC сторонних разработчиков в связке со своим TPU, в частности, чипы Broadcom, дабы разгрузить его от второстепенных задач и сделать упор на сильных сторонах — матричной математике и быстром интерконнекте.

Похоже, SiFive Intelligence X280 решает задачу интеграции подобного рода задач более изящно: как отметил в выступлении Клифф Янг (Cliff Young), архитектор Google TPU, с помощью VCIX можно построить машину, позволяющую усидеть на двух стульях (build a machine that lets you have your cake and eat it too).

Компания Untether AI анонсировала ИИ-архитектуру следующего поколения speedAI (кодовое название «Boqueria»), ориентированную на инференс-нагрузки. При энергоэффективности 30 Тфлопс/Вт и производительности до 2 Пфлопс на чип speedAI устанавливает новый стандарт энергоэффективности и плотности вычислений, говорит компания.

Поскольку at-memory вычисления в ряде задач значительно энергоэффективнее традиционных архитектур, они могут обеспечить более высокую производительность при одинаковых затратах энергии. Первое поколение устройств runAI в 2020 году Untether AI достигла энергоэффективности на уровне 8 Тфлопс/Вт для INT8-вычислений. Новая архитектура speedAI обеспечивает уже 30 Тфлопс/Вт.

Изображения: Untether AI (via ServeTheHome)

Этого удалось добиться благодаря архитектуре второго поколения, использованию более 1400 оптимизированных 7-нм ядер RISC-V (1,35 ГГц) с кастомными инструкциями, энергоэффективному управлению потоком данных и внедрению поддержки FP8. Вкупе это позволило вчетверо поднять эффективность speedAI по сравнению с runAI. Новинка может быть гибко адаптирована к различным архитектурам нейронных сетей. Концептуально speedAI напоминает ещё один тысячеядерный чип RISC-V — Esperanto ET-SoC-1.

Первый член семейства speedAI — speedAI240 — обеспечивает 2 Пфлопс вычислениях в FP8-вычислениях или 1 Пфлопс для BF16-операций. Благодаря этому обеспечивается самая высокая в отрасли эффективность — например, для модели BERT заявленная производительность составляет 750 запросов в секунду на Вт (qps/w), что, по словам компании, в 15 раз выше, чем у современных GPU. Добиться повышения производительности удалось благодаря тесной интеграции вычислительных элементов и памяти.

На каждый блок SRAM объёмом 328 Кбайт приходится 512 вычислительных блоков, поддерживающих работу с форматами INT4, INT8, FP8 и BF16. Каждый вычислительный блок имеет два 32-бит (RV32EMC) кастомных ядра RISC-V с поддержкой четырёх потоков и 64 SIMD. Всего есть 729 блоков, так что суммарно чип несёт 238 Мбайт SRAM и 1458 ядер. Блоки провязаны между собой mesh-сетью, к которой также подключены кольцевая IO-шина, несущая четыре 1-Мбайт блока общего кеша, два контроллера LPDRR5 (64 бит) и порты PCIe 5.0: один x16 для подключения к хосту и три x8 для объединения чипов.

Суммарная пропускная способность SRAM составляет около 1 Пбайт/с, mesh-сети — от 1,5 до 1,9 Тбайт/с, IO-шины — 141 Гбайт/c в обоих направлениях, а 32 Гбайт DRAM — чуть больше 100 Гбайт/с. PCIe-интерфейсы позволяют объединить до трёх ускорителей, с шестью speedAI240 чипами у каждого. Решения speedAI будут предлагаться как в виде отдельных чипов, так и в составе готовых PCIe-карт и M.2-модулей. Ожидается, что первые поставки избранным клиентам начнутся в первой половине 2023 года.

На ежегодной итоговой конференции Байкал Электроникс состоялся анонс 128-ядерных серверных Arm-процессоров второго поколения Baikal-S2, были показаны результаты тестов 48-ядерных Baikal-S, анонсированы первые же российские серверы и СХД на их основе, а также было объявлено о заключении стратегических сделок и планах на будущее.

Если говорить о сделках, то можно смело сказать, что рамками только Arm Байкал себя уже не ограничивает: получение доли в CloudBEAR означает и получение основы для разработки собственных чипов с архитектурой RISC-V, и первым же проектом станет создание сертифицированной системы доверенной загрузки для процессоров Baikal-L и Baikal-S2. Но среди равноправных партнёров значатся не только российские разработчики — заключена сделка с Esperanto Technologies.

Тестовая плата с процессором Baikal-S (Изображения: Байкал Электроникс)

Данная сделка позволит получить доступ к весьма серьёзным разработкам: напомним, Esperanto создала ET-SoC-1, мощнейший ИИ-ускоритель с более чем тысячью ядер RISC-V в составе. Связка из четырёх таких чипов развивает более 800 Топс в задачах инференса, потребляя всего 120 Вт. Надо ли говорить, насколько это важно в эпоху нейросетей, машинного обучения и разнообразных сопроцессоров-ускорителей.

Несмотря на то, что Baikal-S «старичком» назвать никак нельзя, компания анонсировала уже второе поколение чипов — Baikal-S2 базируется на новейшей архитектуре Neoverse-N2 (ARMv9). Процессор будет выполнен по 6-нм техпроцессу с использованием чиплетной компоновки и получит 128 ядер с частотой порядка 3 ГГц, 8 каналов DDR5 (возможно, будет и больше), 192 линии PCIe 5.0, поддержку CXL 2.0 и CCIX 2.0. Ожидается, что он станет аналогом AMD EPYC Milan. Разработку планируется закончить к 2025 году.

Что касается текущего поколения Baikal-S, то осенью этого года была получена первая партия чипов, а также было анонсировано несколько решений на его основе. Как теперь отрапортовали разработчики, первые чипы оказались очень удачными во всех отношениях, так что больших препятствий на пути их внедрения быть не должно. На конференции были представлены одно- и двухсокетные серверы и СХД от российских компаний 3Logic, Aquarius, ICL, iRU, Норси-Транс. Впоследствии появятся и четырёхпроцессорные системы.

Напомним, что Baikal-S содержит в своём составе 48 ядер Arm Cortex-A75 с частотой до 2,5 ГГц и имеет TDP 120 Вт. Шестиканальный контроллер памяти поддерживает до 768 Гбайт DDR4-3200. Современно выглядит и поддержка PCI Express 4.0 (80 линий), и наличие выделенного управляющего ядра для организации доверенных вычислений, и аппаратная виртуализация.

В синтетических тестах новинка показала результаты, сравнимые с Intel Xeon Gold 6148 или AMD EPYC 7351, а своему китайскому «коллеге» в лице HiSilicon Kunpeng 920 процессор уступил лишь в некоторых тестах. Разработчики уверены, что процессор получился универсальным и его можно использовать практически везде: в серверах любых профилей, СХД, суперкомпьютерах, устройствах сетевой безопасности и даже в базовых станциях 5G. Результаты тестов также доступны и на сайте Geekbench.

Ожидается, что SDK для новой платформы будет доступен уже в конце февраля следующего года. Весной появятся двухпроцессорные платы и первые 20 серверов попадут в центры тестирования, а к середине лета 200 с лишним серверов примут своё участие в пилотных проектах. Старт серийного производства CPU намечен на октябрь-ноябрь 2022 года — речь идёт примерно о 10 тыс. процессоров. В 2023 году этот объём будет утроен и при необходимости увеличен.

Таким образом, Байкал Электроникс доказала, что может создавать достойные серверные решения, не уступающие зарубежным, причём, как на базе x86-64, так и на базе Arm. Уже сейчас процессоры Baikal-S могут стать основой для производительных серверов российской разработки, а сделка с Esperanto сделает российские HPC-системы и комплексы машинного обучения по-настоящему мощными.

RISC-V International сообщила о том, что российская компания Syntacore, подконтрольная российской же компании YADRO, получила статус премиального участника названной организации. При этом сооснователь и исполнительный директор Syntacore Александр Редькин вошёл состав правления RISC-V International.

Syntacore является отечественным разработчиком микропроцессорных ядер и специализированных инструментов на архитектуре RISC-V. Компания входит в число основателей открытого международного консорциума RISC-V. Его цель заключается в разработке и продвижение одноимённой открытой архитектуры.

Изображение: Syntacore

«Сегодняшний анонс ещё сильнее укрепляет наше лидирующее положение на рынке интеллектуальной собственности RISC-V в новом году и дальше. Вся наша интеллектуальная собственность полностью совместима с последней версией спецификации RISC-V», — отметил господин Редькин.

Компания Syntacore является одним из лидеров экосистемы RISC-V и лицензирует микропроцессорные технологии собственной разработки на базе данной архитектуры клиентам в России и за рубежом. Продукты на основе процессорных технологий компании разрабатываются по нормам от 180 до 7 нм.