Как сообщает The Register, cтартап Tachyum подал в суд на Cadence Design Systems, обвинив компанию в саботаже при выполнении контракта на поставку IP-блоков для будущих 5-нм серверных процессоров Prodigy. По словам Tachyum, старшие 128-ядерные CPU Prodigy с частотой 5,7 ГГц будут втрое быстрее AMD EPYC 7763 и NVIDIA H100.

В иске утверждается, что заключённая в 2019 году сделка на предоставление решений Cadence для процессоров Prodigy, была сорвана, поскольку Cadence не смогла предоставить необходимые технологии для вывода продукта на рынок. Заказанные Tachyum блоки не относятся к разряду новшеств, и инженеры Cadence уверяли Tachyum, что стандартные компоненты могли быть без труда интегрированы в процессор. Однако график поставок был нарушен, и дошло даже до того, что Cadence посоветовала Tachyum не использовать её компоненты или вообще приобрести аналоги у других поставщиков.

Источник изображения: Tachyum

Стартап добавил в иске, что Cadence усугубила ущерб, прекратив доступ Tachyum к ПО eDAcard, тем самым вынудив понести расходы на лицензирование другого ПО и переобучение своих инженеров. Срыв сроков и прочие препятствия привели к задержке выхода Prodigy примерно на два года. Tachyum потребовал возместить упущенную выгоду в размере $206 млн и ещё $27 млн дополнительных затрат на поиск альтернативных решений в сжатые сроки.

Источник изображения: Tachyum

Tachyum также указала, что из-за срыва сроков она потеряла возможность получения заказов на поставку чипов для испанского суперкомпьютера MareNostrum 5 стоимостью €151,41 млн. В итоге Барселонский суперкомпьютерный центр (BSC), с которым был подписан меморандум о взаимопонимании, предпочёл компанию Atos. Последняя выбрала ускорители NVIDIA и процессоры Intel, поскольку ни одна европейская компания не могла бы поставить чипы, отвечающие ключевым критериям отбора.

В иске Tachyum отмечает, что тогдашний генеральный директор Cadence Лип-Бу Тан (Lip-Bu Tan) входил в совет директоров двух конкурентов Tachyum — SambaNova и Nuvia (поглощена Qualcomm) — и активно участвовал в фондах Walden International и Walden Catalyst, которые инвестировали в другие «кремниевые» стартапы. Ещё один член совета директоров Cadence, Янг Сон (Young Sohn), также является директором одного из этих инвестфондов. По мнению Tachyum, налицо явный конфликт интересов.

Спецификации NVMe 1.4 вышли в июне этого года. Новый стандарт, помимо прочего, несёт в себе немало улучшений, актуальных для отрасли высокопроизводительных вычислительных систем. С учётом этого фактора и роста популярности твердотельных накопителей среди поставщиков систем класса HPC, недавний анонс Cadence Design Systems выглядит закономерным.

Компания представила первый в мире набор средств и инструментов для верификации NVMe 1.4.

Этот набор позволяет организовать разработчикам быстрый и подробный анализ новых дизайнов чипов с поддержкой NVMe 1.4. Разработчик поддержал интеграцию с уже существующими решениями для стандарта PCI Express 5.0 и обеспечил поддержку универсальной методологии тестирования (UVM), разработанной в стенах Cadence ранее.

Способы использования VIP for NVM Express 1.4

Новы инструменты войдут в состав комплекса Cadence Verification Suite, оптимизированного для симуляции на платформе Xcelium. Компания уверена, что их новая разработка ускорит создание новых микросхем и накопителей, реализующих нововведения стандарта NVMe 1.4.

Тщательная верификация снизит риск при массовом внедрении устройств, базирующихся на новой версии протокола, и ускорит их внедрение, а значит, будущие системы, оснащаемые накопителями с NVMe 1.4, станут ещё производительнее. Напомним, что Cadence Design Systems, наряду с Synopsys, является одним из крупнейших мировых разработчиков средств автоматизации разработки микроэлектронных устройств и последующей их верификации.

Компании Xilinx, ARM, Cadence Design Systems и TSMC сообщили о сотрудничестве с целью создания в 2018 году первого тестового CCIX-чипа на базе 7-нм FinFET норм TSMC. Этот чип будет призван продемонстрировать возможности платформы CCIX (Cache Coherent Interconnect for Accelerators) в деле эффективного взаимодействия многоядерных высокопроизводительных процессоров ARM с FPGA-ускорителями, находящимися за пределами основного кристалла.

Тестовый чип будет основан на последней технологии внутрисистемного соединения ARM DynamIQ и использовать шину CMN-600. Cadence предоставит ключевые блоки ввода-вывода и подсистемы памяти, включая CCIX-решение (контроллер и PHY), PCI Express 4.0/3.0 (контроллер и PHY), DDR4 PHY, периферийные блоки вроде I2C, SPI и QSPI, а также драйверы. Инструменты проектирования Cadence будут применены и при создании тестового чипа, который чип объединит CPU ARM с 16-нм FPGA-чипами Virtex UltraScale+ от Xilinx через протокол связи CCIX.

Согласно совместному заявлению компаний, финальной стадии разработки Tape-out чип должен достичь в первой четверти 2018 года, а полноценные кристаллы будут выпущены во второй половине того же года. Этот дизайн призван продемонстрировать, как последние процессоры ARM могут эффективно взаимодействовать с когерентными многочиповыми ускорителями в масштабе ЦОД, а также решить проблему быстрого и простого доступа к данным.

Подобные решения помогут в будущем создать высокопроизводительные и при этом эффективные платформы для центров обработки данных. TSMC отметила, что 7-нм нормы FinFET — самый совершенный техпроцесс компании, который позволит добиться преимуществ как с точки зрения роста производительности, так и энергоэффективности.